基于FPGA的H.264分数像素运动估计

摘要

与之前的视频压缩标准相比，新一代视频编码技术H.264/AVC能获得巨大的性能提升，但同时也带来了复杂的计算度。分数像素运动估计的计算复杂度已成为实现HDTV等高清视频实时编码时需首要解决的问题。
　　本文首先对视频编码关键技术做了简单的介绍，并以 FPGA为开发平台重点研究了现有的几种分数像素运动估计硬件结构特点同时总结了它们各自的优缺点。随后在继承各个优点的基础上，本文给出了一种改进的一阶段法分数像素运动估计硬件结构。该结构主要具有以下特点：
　　1）并行处理。充分利用FPGA并行处理的特点将一些顺序过程并行处理，其中包括半像素搜索和1/4像素搜索过程并行处理；21个搜索点的Hadamard变换， SATD值计算以及残差产生过程并行处理；
　　2）4×4块分解。4×4块分解技术使得硬件结构的资源消耗最少并且硬件的资源利用率总能达到100％。
　　3）纵向合并。纵向合并技术能够节省大量的重复数据计算，统计表明至少节省了30%的处理周期数。
　　4）一阶段法。在硬件结构设计上最大的改进就是采用了一阶段法，去掉了一些小概率搜索点，采用21PU并行处理21个搜索点。这和标准的9PU两阶段法相比处理一个块的周期数可以减半。
　　最后，利用基于C语言的自动验证模型使用大量的视频序列数据对模块进行了仿真结果验证。仿真结果表明总共占用了12498个寄存器和24027个LUTS。最高工作频率可以达到160MHz，处理一个宏块所有七种模式需要832个时钟周期，能够满足处理720p图像30fps的要求。