片上网络路由器设计与实现

摘要

随着片上系统（SoC）集成的IP核越来越多，芯片考虑的不再是它自身的计算能力，而是逐渐将重心转移到如何处理好多核之间的通信问题上。扩展性好、并行能力强的片上网络（NoC）被提出作为未来多核的片上系统通信架构的关键技术。时延是片上网络关键性能参数之一，而路由器作为片上网络的核心部件，对片上网络的整体时延性能有着决定性影响。如何设计低时延的片上网络路由器是当前的片上网络研究的一个热点问题。因此设计一种低时延虚信道路由器是本文研究重点。
　　首先，本文总结了片上网络技术的研究背景，当前的片上网络路由器的研究现状和片上网络技术的实际应用情况，分析了使用FPGA进行片上网络验证的优势；其次，本文对片上路由器的基本结构及其分类进行了总结，内容主要包括虫孔路由器和虚信道路由器的基本构成及其工作原理，常用的流控机制、虫孔交换机制和仲裁机制等；再次，本文通过对传统虚信道路由器进行详尽分析，发现传统虚信道路由器的不足之处，对当前低时延路由器的研究进行总结，发现目前大多数的低时延路由器与传统虚信道路由器相比都是以牺牲面积为代价换取性能的提升，因此本文提出一种新的低时延路由器，该路由器在克服了传统虚信道路由器不足的同时，减少了路由器的面积开销。本文对新路由器的原理、结构及基于该路由器的分配方法做了详细介绍，并使用VerilogHDL硬件描述语言实现了提出的新路由器结构，同时为了进行性能对比，另外实现了传统虚信道路由器和虫孔路由器。为了对3种路由器进行功能验证与具体实现，使用基于Verilog编写的RTL级验证平台和基于FPGA的硬件平台进行双重验证，其中使用RTL级平台进行准确的时延性能分析对比，使用FPGA硬件平台进行综合实现。验证结果证明新路由器的正确性和可行性。