兼容MCS-51指令集的软核设计

摘要

在嵌入式设计领域现在有很多微处理器可供选择，比如低端领域的AVR，PIC，MCS-51，Microchip等，高端的如ARM系列和Cortex系列，众多微处理器中MCS-51内核的微处理器现在依然被广泛使用，但是MCS-51处理器内部工作频率是外部晶振频率的1/12，即通常所说的工作频率是外部频率的十二分频，这是由MCS-51指令集的特点决定的。MCS-51指令集是复杂指令集，指令字节数和指令执行所需时钟数不固定，指令执行时间以机器周期为单位，最少12个时钟，最多48个时钟。这种时钟约束限制了处理器的处理速度，随着物联网，智能穿戴设备的发展，我们对高性能低功耗处理器的需求越来越多，因此我们希望能够提高处理器的处理速度，为达到这个目的一方面可以通过采用先进工艺提高器件的速度，另一方面可以从指令执行效率方面进行优化。
　　本文从优化指令执行效率方面着手，通过引入二级流水线的方式提高指令集的执行效率，完成一个兼容MCS-51指令集的软核设计，该软核能够运行Keil编译过的C语言程序，完成IO，算术运算，逻辑运算，定时器，外部中断，串口通信等功能，实现MCS-51全部功能，平均指令执行时间为7个时钟，执行时间相比原有规范平均降低50％，使用Synplify综合结果表明软核可运行的最高时钟为109MHz，整体性能和现在市场已有产品都有明显提升。软核通过Modelsim时序仿真和FPGA板级验证，在仿真验证部分提出了日志对比，内存比较等自动化测试和验证的方法，在大规模集成电路设计中这些自动化的仿真验证方法会显著的提高验证效率和准确性。

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第一章 绪论

1.1 选题背景

1.2 研究对象、目的和方法

1.3 论文主要结构

第二章 MCS-51硬件结构和指令集

2.1 MCS-51的硬件结构

2.2 MCS-51指令集

2.3 MCS-51中程序的运行

2.4 本章小结

第三章 RTL级代码设计

3.1 顶层模块和内部结构

3.2 ROM、PC和decoder连接关系

3.3 ALU和decoder的连接关系

3.4 IO和onChipDev的连接关系

3.5 其他模块连接关系

3.6 总线和接口相关定义

3.7 译码器设计思路

3.8 加法器和减法器设计

3.9 乘法器设计思路

3.10 除法器设计思路

3.11 程序计数器模块设计

3.12 定时器、外部中断和串口模块设计

3.13 本章小结

第四章 仿真验证和性能分析

4.1 通过数值比较进行逻辑验证

4.2 通过内存状态验证逻辑功能

4.3 通过波形验证逻辑功能

4.4 通过处理仿真日志验证逻辑功能

4.5 FPGA板级验证

4.6 性能分析

4.7 本章小结

第五章 总结

参考文献

致谢

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