基于Encounter的RISC_CPU后端设计研究

摘要

随着科技的进步与人们需求的不断提高，越来越多的高科技产品陆续的问世，而这些产品的出现大多数得益于集成电路技术的不断发展与进步。在半导体行业存在着一个摩尔定律，它预测芯片的集成度大概每十八个月左右就会增加一倍，规模的提高将要求工艺尺寸随之下降。工艺尺寸不断下降会使寄生效应变得更加严重，时序收敛难度增大。考虑到由寄生效应引起的信号完整性、动态电压降以及超高的集成度、GHz以上的频率，时序收敛问题仅仅靠工艺技术的提升是难以得到解决的。作为一名物理设计和实施工程师，其艰巨任务就是在这种条件下如何实现缩短芯片设计的周期，快速进入市场。因此，物理设计绝对不是仅仅熟悉后端设计的整个流程和熟练掌握EDA工具就可以的，它需要工程师对于设计目标的总体特征以及物理实现的方法都有充分透彻的理解。本文按照ASIC后端设计的流程，采用TSMC0.18um1P6M COMS工艺实现8位RSIC_CPU的后端设计，主要设计流程及研究结果如下：
　　1.对逻辑综合理论的研究。逻辑综合是将具有一定功能的RTL级代码综合、映射成电路结构，本文重点研究了逻辑综合过程中如何对设计目标添加时序约束和工作环境的设置，与此同时，阐述了综合时对于多时钟域路径的时序约束的处理方法以及逻辑综合实现的过程和对于违例路径的优化方法。基于以上理论完成了8位RISC_CPU的时序约束的添加、工作环境的设置，实现了对该设计的逻辑综合，查看综合后的时序报告文件检验时序是否收敛，对设计目标的逻辑综合进行优化生成门级网表。最后利用Formality基于形式验证的方法对该设计的逻辑综合前后逻辑功能进行等价性检查，确保综合产生的网表文件与RTL级代码描述的逻辑功能是一致的。
　　2.对可测性设计的研究。随着集成电路规模的发展，测试成本所占比重越发突出，为了降低设计过程中测试所耗费的成本，减小出现故障的几率，提高设计的质量和量产的成品率，可测性设计在芯片设计中得到广泛应用。本文介绍了可测性设计的基本理论知识和设计实践中常用的测试方法以及常见的故障类型，讨论了测试的设计规则，完成了8位RISC_CPU的扫描测试和故障测试，进行了测试覆盖率的检查，采用两种不同方法对设计进行优化，去除了测试中引脚不可控问题，提高测试覆盖率。最后在设计中插入了扫描链完成测试并对DFT后的时序进行分析。
　　3.对静态时序分析的研究。论述了静态时序分析的基本原理，延时计算与参数提取的方法。对时序路径进行划分与时序分析，检查违例路径。介绍了常见的造成时序违例的因素及时序优化的方法。重点介绍了OCV条件下的时序分析以及共同路径悲观方法的相关内容，本文采用基于CPPR的方法完成了8位RISC_CPU的时序分析，保证时序满足时序约束的要求。
　　4.对物理实现过程的研究。简述了数字后端设计的设计流程，研究了布图规划的内容以及其结果对后续设计时序的相关影响。在时钟树综合过程，采用了手动与自动相结合的方法完成了时钟树的综合，减小时钟叶节点之间的skew。最后，将routing后的网表与布图前的网表通过形式验证完成了一致性检查，确保物理实现前后设计的逻辑功能没发生改变。

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第一章 绪论

1.1研究背景与国内外现状

1.2研究意义

1.3论文的主要工作

1.4论文组织结构

第二章 逻辑综合

2.1逻辑综合的基本概念

2.2逻辑综合的基本流程

2.3约束设置

2.4设计优化策略

2.5逻辑综合结果

2.6本章小结

第三章 可测性设计

3.1 DFT的基本原理及主要方法

3.2基于D算法的粘固故障分析

3.3可测性设计中的不可控性分析

3.4插入扫描链

3.5 DFT结果分析

3.6本章小结

第四章 静态时序分析

4.1时序路径的划分与时序分析模式

4.2基于CPPR的OCV问题分析

4.3静态时序分析的违例因素与解决方案

4.4 RSIC_CPU设计的时序分析结果

4.5本章小结

第五章 RISC_CPU后端实现

5.1数据准备

5.2布图规划与布局

5.3时钟树综合

5.4布线

5.5本章小结

第六章 总结与展望

参考文献

致谢

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