基于Zedboard的PD雷达数字信号处理器的设计与实现

摘要

雷达信号处理器作为雷达系统中的核心组成部分，直接影响着雷达整机的性能。现代作战武器隐身技术的持续发展和战场上日益恶劣的电磁干扰环境对雷达的要求越来越苛刻，不仅针对其探测能力，更重要的是要求雷达在具有高处理精度、强抗干扰能力和高可靠度的同时具有足够小的体积和重量，以便于在各种机动平台上使用。得益于数字电路在精度以及可靠性方面的先天优势，当前，雷达信号处理器的数字化已经是大势所趋。但与民用的消费级数字芯片相比，专用的雷达数字信号处理芯片需求量极少，以ASIC方式实现的雷达专用数字信号处理芯片设计周期长、生产成本高、使用灵活性和可扩展性差，而当前常用的FPGA+多片DSP的实现方法也面临着体积大、功耗高和维护不方便的问题。
　　本文以提高PD雷达数字信号处理器的使用灵活性和可适用范围为目标，使用软硬件协同设计的设计方法，完成了一种基于Zedboard开发板的参数可配置PD雷达数字信号处理器的设计与实现。该处理器具有以下参数的实时可配置特性：脉冲压缩处理点数32~4096点，一个CPI内的PRT个数8~256个。该处理器可以对PD雷达数字信号进行数字下变频(DDC)、脉冲压缩(PC)、动目标检测(MTD)和恒虚警(CFAR)处理，其中，DDC模块、PC模块和MTD模块基于FPGA硬件实现，CFAR处理基于软件算法实现。
　　本文首先介绍了PD雷达数字信号处理的处理流程，分析和研究了相关理论与算法；采用结合多相滤波结构和多通道滤波结构的方式完成了DDC模块的设计与实现，使用一个单时钟频率模块完成了对数字信号的混频、8倍抽取和滤波功能；基于按时间抽取的基-2算法和单路径延时反馈SDF结构设计了32~4096点可变点流水线型FFT处理模块，在此基础上，完成了可配置脉冲压缩处理（PC）模块的设计与实现；设计了深度可选的异步FIFO模块，实现了DDC和PC模块之间的数据加速，提高了设计的整体性能，使本文的设计可以完成对雷达数字信号的实时连续处理。
　　此外，本文以Matlab软件算法模型为参考，完成了设计整体及其关键子模块的仿真与验证。最后基于Zedboard平台完成了该PD雷达数字信号处理器的实现，使用Matlab软件对比了实际硬件与Matlab软件算法的处理结果，并分析了相对误差，通过实际的板级验证表明：DDC模块的最大运行速度可以达到320Mhz，相对误差达到10-4数量级；PC模块的最大速度可以达到240Mhz，相对误差最差为10-4数量级；雷达信号处理器整体功能正确，最大速度达到240Mhz，相对误差达到10-4数量级。

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第一章 绪论

1.1 研究背景与意义

1.2脉冲多普勒雷达国内外发展现状

1.3本文主要工作与内容安排

第二章 PD雷达数字信号处理相关理论与算法

2.1 PD雷达数字信号的处理流程

2.2 PD雷达信号处理的时间尺度

2.3 PD雷达数字信号处理时序

2.4数字下变频相关理论与算法

2.5数字脉冲压缩的基本理论

2.6本章小结

第三章 可配置PD雷达数字信号处理器的设计与实现

3.1设计规范与性能指标要求

3.2整体设计

3.3子模块的设计与实现

3.4本章小结

第四章 雷达数字信号处理器的仿真与验证

4.1验证方案

4.2关键子模块DDC和PC的验证

4.3雷达数字信号处理器整体的验证与FPGA综合

4.4本章小结

第五章 总结与展望

5.1全文总结

5.2研究展望

参考文献

致谢

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