基于UVM的浮点倒数方根电路模块验证

摘要

随着集成电路设计水平的提高，设计规模与工艺复杂度的增加，设计中的验证环节变得越来越困难。据统计验证环节消耗了芯片总研发时间的50％~70%，第一次流片失败35%以上的原因是验证工作的不充分。芯片验证已经成为芯片研发的重要环节，如何能够快速、高效、完备地验证硬件功能的正确性是处理器设计中的关键技术。浮点倒数方根模块是基于某一款服务器CPU中的浮点运算单元的子模块，主要实现倒数运算和平方根倒数运算的功能。该模块共使用十四条指令，每一条指令都有其固定的功能与异常处理方法。要验证该模块的功能性，最可靠的办法就是穷举验证，但是对于浮点数据，穷举时产生激励向量的基数过大，在现有的技术和硬件空间下难以实现。
　　本研究选择SV语言（System Verilog，SV）和UVM验证方法学（Universal Verification Methodology，UVM）来构建验证平台。SV是面向对象的验证语言，提供激励约束和收集功能覆盖率等特殊的属性。UVM是目前主流的验证方法学，提供随机约束测试、自动检查和覆盖率监测等功能，能够实现基于覆盖率驱动验证，可以有效地减少验证所需要的时间，加快验证进程。在进行验证工作时，采取了以下的方法：采用度量驱动验证（ metric driven verification，MDV）方法将基于覆盖率驱动验证与可执行验证计划相结合，将验证计划贯穿到整个验证周期中，不仅方便了功能点全面性的检测，而且还可以将验证得到的数据反标到验证计划中，追踪验证进程，使得验证工作变得系统化和层次化；采用Berkeley TestFloat随机组合的方法生成浮点数据，能够在有限的空间内产生全面的测试向量，可以有效的减少验证时间，提高功能覆盖率，解决浮点数据基数过大的问题；采用virtual sequence与有效信号结合的方法，解决激励同步问题；采用vManager运行回归性测试的方法，解决并行的运行多个测试用例和同时管理多个任务的问题；采用功能覆盖点分段收集和边界点特殊处理的方法，解决功能覆盖率无法反映设计功能全面性的问题。

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缩略语对照表

第一章 绪论

1.1课题的背景

1.2国内外研究现状

1.3课题的意义及内容

1.4论文的组织结构

第二章 浮点数据格式和UVM验证方法学

2.1浮点数据格式

2.2浮点处理异常的规则

2.3 UVM验证方法学

2.4验证平台内部的通信

2.5 SV语言

2.6本章小结

第三章 浮点倒数方根模块的设计与实现

3.1指令集分析

3.2算法分析

3.3 FSEM的设计

3.4本章小结

第四章 基于UVM证平台的搭建

4.1验证流程

4.2验证策略

4.3验证计划

4.4验证平台整体构建

4.5验证平台中小组件的设计

4.6激励生成器的设计

4.7结果收集组件

4.8本章小结

第五章 平台的配置/运行和结果分析

5.1平台的配置和运行

5.2覆盖率的结果分析

5.3 MDV验证方法

5.4本章小结

第六章 总结与展望

6.1总结

6.2展望

参考文献

致谢

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