布图规划约束对VLSI设计性能的影响

摘要

随着现代芯片工艺技术的飞速发展，片上系统（SoC: System-on-Chip）设计已成为主流，单一芯片所包含的模块越来越多，设计呈现出复杂性。通过SoC的设计方法，降低了芯片的设计成本，优化了芯片面积，大大提高了芯片的整体性能。物理设计在超大规模集成电路中起着至关重要的作用，目前的VLSI(Verylarge Scale Integration)物理设计中广泛采用层次化的分级设计方法，一般分为划分、布图规划、布局及布线等阶段。布图规划是VLSI电路物理设计中的重要的一环，尤其是在片上系统设计中，布图规划的好坏往往对布局、布线的结果甚至最终芯片的性能有很大的影响。
　　本文介绍了超大规模集成电路物理设计中各个阶段的相关算法，包括划分算法、布图规划表示法、布局算法以及布线算法，并且对布图规划约束做了简单的介绍，其中包括对齐约束、邻接约束、预置约束、边界约束和聚类约束，提出了布图规划约束嵌入算法。通过对IBM-HB+ Benchmark嵌入布图规划约束，研究了布图规划约束对VLSI物理设计中各个阶段的影响。
　　前置嵌入布图规划约束的实验表明，嵌入约束后芯片设计面积、布线长和空白占比有一定程度上的减少，运行时间基本维持不变。对布局阶段的对比结果分析可知，嵌入约束造成了电路中半周长和算法运行时间一定程度的增加;在布线阶段的对比结果分析可知，嵌入约束造成了线长和运行时间明显的增加。后置嵌入布图规划约束的实验表明，嵌入不同的约束对物理设计的布局和布线影响不同，并且嵌入约束的模块比例不同对电路设计性能的影响也是不同的，随着嵌入约束模块比例的增加，半周长也有一定程度的增加。

目录

声明

摘要

第1章 绪论

1．1 研究背景及意义

1．2 国内外研究现状

1．2．1 超大规模集成电路国内外研究现状

1．2．2 物理设计国内外研究现状

1．2．3 布图规划约束国内外研究现状

1．3 研究内容与工作安排

第2章 VLSI物理设计层次化设计方法

2．1 电路系统的划分

2．1．1 Kernighan-Lin(KL)算法

2．1．2 Fiduccia-Mattheyses(FM)划分算法

2．1．3 hMetis算法

2．2 布图规划表示法

2．2．1 序列对

2．2．2 角模块序列表示法

2．2．3 B*-Tree

2．3 布局的相关算法

2．3．1 模拟退火算法

2．3．2 遗传算法

2．4 布线的相关算法

2．5 本章小结

第3章 布图规划约束概述

3．1 对齐约束

3．2 邻接约束

3．3 预置约束

3．4 边界约束

3．5 聚类约束

3．6 本章小结

第4章 基于布图规划约束的VLSI分层设计方法

4．1 布图规划约束嵌入算法

4．2 布图规划约束对物理设计的影响

4．3 物理设计使用工具

4．4 本章小结

第5章 实验结果及分析

5．1 实验环境与目的

5．2 IBM-HB+Benchmark Suites

5．3 实验结果

5．3．1 前置嵌入约束对VLSI设计性能的影响

5．3．2 后置嵌入约束对VLSI设计性能的影响

5．4 本章小结

第6章 总结与展望

参考文献

攻读硕士学位期间发表的学术论文及科研工作

致谢