连续和帧突发误码测试仪设计

摘要

本文提出了基于FPGA的嵌入式误码测试仪设计系统方案,用于连续通信和帧突发通信模式下的误码率测试。本文的主要工作包括FPGA电路板设计和FPGA的底层开发设计。FPGA底层开发采用自上而下的模块化设计思想,各个功能模块用硬件语言VHDL设计,并在顶层实体电路图设计中调用相应功能模块。同时详细讨论了测试数据发生模块、接收同步模块、误码插入模块及PC104总线接口等模块的设计。
　　 本文设计的误码仪包括连续误码测试和帧格式突发误码测试功能。连续测试采用连续伪随机序列作为收发测试数据。在帧突发测试功能中,收发数据采用帧格式数据,帧头填充帧同步码,数据段填充伪随机序列,并且数据段长度可以设置;收发同步采用周期性地在一帧的起始处集中插入定长的帧同步码,帧同步码为重复的帧序号,并且在收端采用大数判决的方法检测帧同步码,减少传输中出现的干扰和误码,使帧同步更准确。本文中ARM8019为一块以ARM为中心的工业开发板,是一台完整的嵌入式计算机,内嵌Linux系统,作为误码测试仪的上位机用于控制测试和显示测试数据,需要编写交互软件。ARM8019与FPGA交互数据通过PC104总线实现。本文设计的误码测试仪具有结构简单、方便扩展,程序易于更新的特点。本论文完成了误码仪FPGA电路硬件设计、制板和调试,完成了ARM8019与FPGA的通信控制,并实现了误码自检环测,验证了设计可行性。