时基校正与降噪一体化视频处理系统的设计与实现

摘要

《时基校正与降噪一体化视频处理系统的设计与实现》课题是受常州音成电子有限公司委托开发的在研项目.通过借鉴和论证国内外时基校正和视频降噪的相关技术,作者提出了一套适合于中国国情的视频处理系统软、硬件方案实现模拟电视的信号数字转换以及利用数字编解码、数字锁相、数字滤波、数字图像存储等数字技术来实现电视信号实时去噪和消除时基误差,使系统真正做到集时基校正与降噪一体化.该课题主要完成了A/D解码模块、FPGA视频处理模块、视频数据帧存模块、基准时钟产生模块、D/A编码模块、I<'2>C总线控制模块等部分软、硬件设计及调试.其中A/D解码模块采集模拟电视信号实现视频解码;FPGA视频处理模块对解码后的数据进行去噪处理的同时还负责系统的逻辑控制;视频数据帧存模块为大量高速的视频数据提供缓冲区;基准时钟产生模块通过输入基准视频信号为系统提供精确的相关同步信号;D/A编码模块在视频处理模块的控制下把数字视频数据转换成复合电视信号供显示用;I<'2>C总线控制模块模拟I<'2>C总线时序实现对系统中编、解码芯片的初始化.该系统设计完成后经调试,性能良好,可以取代国内时基校正和降噪分离产品.此外,该论文还对印刷电路板的抗电磁干扰处理进行了一定的研究.文章的最后还提出了时基校正与降噪一体化视频处理系统的进一步改进及研究设想.

目录

文摘

英文文摘

第1章绪论

1.1引言

1.2课题来源

1.3系统方案的研究

1.4系统总体方案

1.5本课题要完成的任务

第2章时基校正技术与视频降噪处理技术

2.1时基校正技术

2.1.1产生时基误差的原因

2.1.2时基校正器的工作原理

2.2视频降噪处理技术

2.2.1电视噪声介绍

2.2.2彩色图像的表征

2.2.3电视信号的数字滤波

第3章时基校正与降噪一体化视频处理系统的设计

3.1时基校正与降噪一体化的视频处理系统总体框图设计

3.2时基校正与降噪一体化的视频处理系统硬件的设计与实现

3.2.1视频解码电路

3.2.2基准时钟产生电路

3.2.3视频数据帧存电路

3.2.4视频编码电路

3.2.5 FPGA视频处理电路

3.2.6 I2C总线控制电路

3.2.7系统整机原理图

3.3时基校正与降噪一体化的视频处理系统的软件设计

3.3.1软件设计任务

3.3.2 89C51对编、解码器件初始化的软件设计

3.3.3 FPGA数字视频处理器的软件设计

第4章系统调试与分析

4.1系统调试环境

4.2系统模块调试

4.2.1解码模块

4.2.2编码模块

4.2.3 FPGA模块

4.2.4 12C总线控制模块

4.3调试结论

第5章系统可靠性研究

5.1 EMI的传播

5.2抵抗EMI

5.2.1抑制EMI

5.2.2减少EMI的释放

结束语

致谢

参考文献

附录A系统整体电路原理图

附录B硕士期间从事的科研项目及发表的论文