10-40 Gbps光通信和万/千兆以太网时钟处理芯片设计

摘要

随着光纤通信干线系统向STM-64/OC-192级别10 Gbps速率的提升、千兆以太网在公共数据网络中的大规模应用以及万兆以太网标准的正式发布，数字通信业务的蓬勃发展导致数字通信系统对物理层处理芯片的速度提出了更高的要求，而时钟处理电路正是制约其速度提升的瓶颈之一。
　　 数字通信物理层时钟处理电路主要包括发送端的时钟产生单元(CGU)和接收端的时钟恢复电路(CRC)。锁相环(PLL)是当前实现时钟处理电路应用最为广泛的技术。
　　 通过对基于电荷泵锁相环(CPPLL)的时钟倍频电路的分析，设计和仿真了10 Gbps 光纤通信和万/千兆以太网时钟产生单元，并实现了一个CMOS工艺千兆以太网时钟产生/倍频芯片；作为超高速时钟处理芯片中的核心电路，设计并实现了一个CMOS工艺3.125 GHz全集成环形压控振荡器(VCO)芯片和一个GaAs工艺7.2 GHz超高速模拟锁相环(APLL)芯片。
　　 时钟恢复电路是数字通信物理层处理芯片中最难设计的部分，通过对传统锁相环式时钟恢复方案及其缺陷的分析，提出了一种有效拓宽APLL实际锁定范围和减小稳态相差的方法，设计了一种改进的高兼容性双环路超高速时钟恢复方案，并采用GaAs工艺实现了一个兼容光纤通信STM-64/OC-192和万兆以太网10GBASE-R/W的10 GHz全集成双环路时钟恢复芯片。
　　 测试结果表明，这些时钟处理芯片不但较好的实现了预设的功能，部分指标还超出了具体协议的要求。

目录

文摘

英文文摘

第一章 引言

1.1 课题背景和研究现状

1.2 系统简介

1.2.1 10-40Gbps光纤通信

1.2.2 万兆以太网

1.3.3 千兆以太网

1.4 基金和项目支持

1.5 论文组织

第二章 超高速时钟产生／倍频和时钟恢复电路的基本原理

2.1 锁相环

2.1.1 模拟锁相环(APLL)

2. 1.2 电荷泵结构的锁相环(CPPLL)

2.2 频率合成（时钟产生／倍频）

2.3 时钟恢复

2.3.1 关于NRZ数据

2.3.2 时钟恢复电路结构

2.4 噪声分析

第三章 千兆以太网时钟产生／倍频芯片的设计与实现

3.1 设计目标

3.2 方案设计

3.3 单元电路设计与仿真

3.3.1 低噪声CMOS环形压控振荡器的设计

3.3.2 分频器电路的设计

3.3.3 鉴频鉴相单元

3.3.4 电荷泵与环路滤波器设计

3.4 四阶PLL环路的分析

3.5 系统仿真

3.6 芯片版图设计

3.7 芯片照片和测试结果

3.7.1 在晶圆测试

3.7.2 键合闭环测试

3.7.3 测试结果分析

3.8 小结

第四章 适用于万兆以太网10GBASE-X的CMOS环形压控振荡器芯片的设计与实现

4.1 设计目标

4.2 电路结构设计

4.2.1 延时单元和环路结构

4.2.2 输出驱动方式

4.3 电路仿真和芯片版图设计

4.3.1 电路仿真

4.3.2 芯片版图设计

4.4 芯片照片和测试结果

4.4.1 在晶圆测试结果

4.4.2 芯片键合测试

4.5 测试结果分析

4.6 小结

第五章 7.2GHz超高速锁相环芯片的设计与实现

5.1 设计目标

5.2 关于法国OMMIC 0.2μm GaAs PHEMT工艺

5.3 环路结构设计

5.4 部分单元电路

5.4.1 输入输出缓冲电路

5.4.2 鉴相器电路的设计

5.4.3 压控振荡器

5.5 环路建模、参数设置及稳定性分析

5.6 版图

5.7 芯片照片和测试结果

5.8 小结

第六章 10GHz双环路时钟恢复芯片的设计与实现

6.1 芯片设计流程

6.2 研究现状

6.3 设计目标

6.4 方案设计--一种改进的双环路时钟恢复解决方案

6.4.1 关于参考时钟

6.4.2 传统模拟锁相环式高速时钟恢复方案及其缺陷

6.4.3 传统的双环路时钟恢复方案

6.4.4 关于‘锁定区域’一一种有效拓宽APLL实际锁定范围的方法

6.4.5 一种改进的双环路时钟恢复解决方案

6.5 关于工艺

6.6 部分单元电路的设计

6.6.1 鉴相器电路的设计

6.6.2 压控振荡器电路的设计

6.6.3 直流缓冲．加法，放大电路的设计

6.6.4 环路低通滤波器

6.6.5 分频器的设计

6.6.6 SCFL逻辑带有复位端的D触发器

6.6.7 电荷泵

6.6.8 输入输出接口电路

6.7 系统仿真

6.7.1 鉴相环路(PLL)的仿真

6.7.2 关于锁相环路‘锁定区域’的仿真验证一锁定范围拓宽后的APLL

6.7.3 基于电荷泵锁相环的10 GHz时钟产生电路

6.7.4 系统仿真结果

6.8 版图设计

6.9 芯片测试方法及测试步骤设计

6. 10 芯片照片和初步测试结果

6.11 小结

第七章 结论

致谢

参考文献