应用于光纤通信的超高速级联码的研究与实现

摘要

前向纠错(Forward Error Correction，FEC)技术已成为提高传输能力的一项关键技术，并已广泛应用于光纤通信系统中，以降低误码率、提高抗干扰能力、增大中继器间的距离及增大系统的容量，还可用来提高系统的余量和降低对接收机的灵敏度的要求，从而降低系统的成本。
　　 随着光纤通信系统向超高速、超长距离、超大容量的方向不断地发展，迫切需要纠错能力更强的超强纠错码(SFEC，Super FEC)，由RS码(Reed-Solomon codes)和BCH码(Bose-Chaudhuri-Hochquenghemcodes)组成的级联码由于具有更高的编码增益以及适中的复杂度而成为SFEC的研究热点。目前，越来越多的OTN(Optical Transport Network)设备上都使用了SFEC技术，而多家研究机构也把高速SFEC的设计与实现作为光纤通信中的重要研究课题。
　　 本文主要研究了光纤通信中具有超强纠错能力的级联码技术，并以组成SFEC的RS码和BCH码的高速、低复杂度实现为主要研究内容，研究方法是采用并行结构提高数据的吞吐量，用优化的编译码器算法及实现结构来降低硬件的复杂度。
　　 在研究SFEC应用时，往往需要对整个通信链路进行仿真，以确定合适的SFEC码型。因此，链路的有效建模十分重要。本文研究了基于行为模型的链路建模方法。该链路模型包括光纤、光电探测器、跨阻放大器、限幅放大器及时钟和数据恢复电路，利用每一模块的电路结构和行为特性来对其进行建模。同时还研究了各种噪声和抖动如散粒噪声、热噪声、确定性抖动和随机抖动的建模问题。由于使用了行为模型，仿真速度比普通电路模型更快，同时比解析模型更准确。
　　 传统BCH和RS编码器电路可由串行线性移位寄存器实现，但是这类串行编码器无法应用在高速光纤通信中，必须使用能够同时处理多个比特的并行编码器。然而，现有的并行BCH编码器的结构不是通用的结构，在许多实际应用条件下不能使用。本文研究了码长不能整除并行度和并行度大于生成多项式阶数情况下的并行编码器的结构设计，给出了这两种情况下的并行编码器电路结构。本文还提出了一种高速并行RS编码器结构。针对并行RS编码器反馈同路上有多个有限域乘法器，关键路径过长，影响系统速率的问题，本文利用相似变换，将反馈逻辑变换到Frobenius标准形以减少关键路径的长度；对于并行RS编码器复杂度过高的问题，利用改进的IMA算法(Iterafive Matching Algorithm)对输入输出单元进行复用，以降低实现复杂度。
　　 为了提高吞吐量，越来越多的RS译码器也采用并行结构，在并行RS译码器的三个主要模块即伴随式计算、关键方程求解和钱氏搜索中，针对并行钱氏搜索模块的研究较多，而本文的研究重点则是并行伴随式计算和关键方程求解模块的低复杂度实现。
　　 对于并行伴随式计算模块，提出了基于移位多项式基的优化结构。本文分别推导了并行度能整除和不能整除码长时的表达式，并设计了相应的电路。针对并行实现会增加电路复杂度的问题，通过适当的变换，采用移位多项式基的方法，提出了改进的低复杂度并行伴随式计算电路。该改进结构不仅降低了电路中有限域加法器的复杂度，而且通过将原有的多个小规模有限域乘法器简化为一个较大规模的乘法器，使得乘法器的复杂度也在很大程度上得到了降低。
　　 本文还研究了低复杂度的改进欧式算法实现结构，利用DCME算法(Degree Computationless ModifiedEuclidean algorithrn)计算过程中多项式R(x)的阶数越来越低，其对乘法器的需求不断减少；而多项式L(x)的阶数越来越高，对乘法器的需求不断增加的特点，对计算单元进行了复用，从而降低了实现复杂度。
　　 根据BCH码的特点，本文对并行BCH译码器采用与并行RS译码器不同的方法进行优化。提出了改进的并行BCH伴随式计算单元。通过合并输入端的常量乘法器，得到了改进的并行伴随式结构，克服了传统方法只能对局部乘法器进行优化的缺点，实现了乘法器的全局优化，有效地减少了逻辑资源。
　　 为了实现BCH译码器的解关键方程模块中的低复杂度IBM算法，本文利用基于标准基的Mastrovito乘法器的计算性质，即计算分为多项式乘法和取模运算，通过对多个Masrovito乘法器的取模运算复用来降低电路的复杂度。同时，对传统的并行钱氏搜索单元也进行改进，给出了用于缩短码的并行钱氏搜索电路。
　　 最后，在高速并行BCH和RS编译码器优化结构的基础上，设计了应用于光纤通信系统的RS(781，765)+BCH(2040，1952)SFEC编译码电路。建立了基于Xilinx Virtec-5 FPGA的验证系统，测试结果表明，在167MHz时钟下能到达10Gb/s的数据吞吐量，并能与现有设备实现良好的互连互通，各项指标达到商用芯片标准。

目录

文摘

英文文摘

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表格清单

第1章 绪论

1.1 课题背景及意义

1.2 纠错码简介

1.2.1 数学基础

1.2.2 RS码和BCH码

1.2.3 级联码

1.3 光纤通信中的纠错码及其实现的研究进展

1.3.1 光纤通信中纠错码的研究进展

1.3.2 纠错码VLSI实现的研究进展

1.4 本文主要工作

参考文献

第2章 基于行为模型的信道建模

2.1 纠错码的建模和仿真方法

2.1.1 纠错码的建模方法

2.1.2 纠错码的仿真方法

2.2 信道模型的架构

2.3 光纤建模

2.4 光电检测器建模

2.5 跨阻放大器和限幅放大器建模

2.6 数据时钟恢复电路建模

2.7 噪声和抖动建模

2.8 仿真结果

2.9 小结

参考文献

第3章 通用并行BCH编码器和高速并行RS编码器结构设计

3.1 概述

3.2 通用并行BCH编码器结构研究

3.2.1 串行编码器电路

3.2.2 并行BCH编码器的推导

3.2.3 码长不能整除并行度时的并行结构设计

3.2.4 并行度大于生成多项式阶数时的并行结构设计

3.3 基于Frobenius标准型的并行RS编码器

3.3.1 基于Frobenius标准型的并行结构

3.3.2 输入/输出单元的电路优化

3.3.3 性能比较

3.4 小结

参考文献

第4章 高性能并行RS译码器结构研究

4.1 概述

4.2 基于移位多项式基的并行伴随式计算电路

4.2.1 并行电路结构推导

4.2.2 复杂度分析

4.2.3 结构优化

4.2.4 实验结果

4.3 面积优化的DCME算法

4.3.1 现有算法分析

4.3.2 面积优化的DCME算法

4.3.3 实验结果

4.4 用于缩短码的钱氏搜索和Forney算法

4.4.1 传统的钱氏搜索和Forney算法

4.4.2 用于缩短码的优化

4.5 10Gb/s RS(781,765)译码器设计

4.6 小结

参考文献

第5章 低复杂度高速并行BCH译码器设计

5.1 概述

5.2 并行BCH伴随式计算电路的优化

5.2.1 并行伴随式电路的直接实现

5.2.2 并行伴随式计算的改进结构

5.2.3 实验结果

5.3 IBM算法的低复杂度实现

5.3.1 现有算法分析

5.3.2 低复杂度实现结构

5.3.3 复杂度比较及实验结果

5.4 并行钱氏搜索单元

5.5 10Gb/s BCH(2040,1952)译码器设计

5.6 小结

参考文献

第6章 10Gb/s级联码系统的验证及ASIC设计

6.1 概述

6.2 级联码系统

6.2.1 系统框图

6.2.2 交织器和解交织器

6.2.3 并行扰码器和解扰器

6.3 基于FPGA的验证

6.3.1 环回测试

6.3.2 互通测试

6.3.2 业务测试

6.4 10Gb/s RS(781,765)译码器的VLSI实现

6.5 小结

参考文献

第7章 总结和展望

7.1 全文总结

7.2 展望

致谢

攻读博士学位期间发表论文