国产FPGA互连接时序建模

摘要

FPGA由于其灵活的设计实现而成为被广泛采用的基础电子器件。在FPGA中，互连线是预先定制的，相对于ASIC，互连线占据更大的芯片面积，其延迟已经超过逻辑门延迟成为路径延迟的支配部分。因此EDA软件时序分析的可信度主要取决于互连线时序分析的准确度，故建立可靠的互连线时序模型至关重要。
　　论文介绍了互连线时序模型的作用，对国产军用FPGA芯片SMXXXX作了简单介绍并分析了其内部互连线架构。论文采用Elmore延时模型，对互连线上的线性原件建模，采用线性等效法对互连线上的传输管建模，在此基础上建立了完整的时序模型（线性多项式仿真模型），并设计了专门的互连线时序模型描述文件，记录时序模型参数和互连线的连接关系，通过Spice仿真计算得到这些参数并填入该文件中。由于长互连线使用该模型误差较大，论文采用BP神经元网络对长互连线重新建模，通过合理的训练，使网络逼近延时函数。
　　相对于Spice仿真结果，线性多项式仿真模型平均相对误差8.13％，最大误差14.71％;BP神经元网络模型平均相对误差4.89％，最大误差11.27％。两种时序模型的误差均低于Xilinx公司XC2V6000芯片的时序模型。
　　论文设计的互连线时序模型成功应用于SMXXXX芯片的配套EDA开发软件中，为时序分析提供了有力支撑。

目录

声明

摘要

第一章 绪论

1．1 课题的背景及意义

1．2 国内外研究现状

1．3 研究内容与设计指标

1．4 论文组织

第二章 SMXXXX芯片体系结构

2．1 芯片结构概览

2．2 逻辑模块简介

2．2．1 可编程I／O

2．2．2 可配置逻辑块

2．2．3 可配置存储器模块

2．2．4 数字时钟管理器

2．2．5 高性能乘法器模块

2．3 SMXXXX互连线架构分析

2．3．1 互连线拓扑结构

2．3．2 路由通道架构(Routing Fabric)

2．3．3 互连线电路结构

2．4 本章小结

第三章 互连线时序模型设计

3．1 导线延时模型

3．1．1 集成电路互连线延时模型

3．1．2 延时模型选择

3．2 非线性器件延时模型

3．3 互连线完整时序模型

3．3．1 建模流程

3．3．2 模型原理

3．3．3 互连线模型划分

3．3．4 互连线时序模型描述文件

3．3．5 SPICE仿真及参数填写

3．4 本章小结

第四章 互连线时序模型改进

4．1 误差分析

4．2 BP神经元网络

4．3 模型建立

4．4 本章小结

第五章 实验与模型验证

5．1 线性多项式仿真模型

5．2 BP神经元网络模型

5．3 误差比较

5．4 本章小结

第六章 总结与展望

6．1 总结

6．2 展望

致谢

参考文献

附录

作者简介