基于Interlaken的高速数据传输接口电路设计

摘要

随着互联网的蓬勃发展，互联网用户不断增加，并且用户对网络带宽要求也越来越高。因此，用户数据量成指数级增长，这对处于网络中间层的交换机和路由器这类网络处理设备的处理速度和吞吐量提出了极大的挑战，采用基于Interlaken的高速数据接口能够有效解决高速数据交互难题。
　　首先本文深入研究了Interlaken接口协议，该协议主要分为协议层的处理和帧层的处理。协议层进行数据分割所采用的突发最大长度参数，突发最小长度参数分别为64Bytes和32Bytes，支持片发、整包发送模式和带内流控。带内流控采用突发控制字的带内流控字段和备用字段对256个逻辑通道进行编码的方法。帧层将通道中的数据封装成元帧，然后进行发送，元帧长度为2000字。然后设计了Interlaken发送端和接收端接口电路的各功能模块，其中采用并行边扰码有效地避免自同步扰码器导致的误码复制问题。接着经过模块级和芯片级功能验证，证明了芯片符合设计指标。最后再经过FPGA的验证，通过综合生成网表，证明了设计中不存在时序违例。在FPGA验证过程中，使用思博伦仪器严格地配包，对FPGA发包，和对FPGA出来的包进行检验，通过对结果的分析再次证明芯片实现了预期的功能。
　　本文设计了支持256个逻辑通道的Interlaken接口电路，采用8条通道与8条SerDes对接，每条SerDes的速率为6.25Gbps，满足系统40Gbps吞吐率的要求。仿真结果表明，当没有流控信号时，片发和整包发送都不存在丢包;当流控信号起来时，丢包率在5％以内，符合设计指标。

目录

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摘要

第一章 绪论

1．1 课题背景与意义

1．2 国内外研究现状

1．3 设计指标

1．4 关键点或难点

1．5 本文主要内容

第二章 Interlaken接口协议分析

2．1 基本概念

2．2 协议层

2．2．1 传输形式

2．2．2 突发结构

2．2．3 状态图

2．2．4 流控

2．3 帧层

2．3．1 帧层控制字

2．3．2 64B／67B编码

2．3．3 元帧

2．4 本章小结

第三章 Interlaken接口电路的设计

3．1 Interlaken发送端接口电路模块级设计方案

3．2 Interlaken发送端接口电路系统设计

3．3 Interlaken发送端接口电路的方案实施

3．3．1 Interlaken发送端接口电路的架构

3．3．2 Interlaken发送端接口信号列表

3．3．3 Interlaken发送端接口时序设计

3．3．4 IoFifoCtrl模块设计

3．3．5 ProtocolCtrl模块设计

3．3．6 FrameCtrl模块设计

3．4 Interlaken接收端接口电路模块级设计方案

3．5 Interlaken接收端接口电路的方案实施

3．5．1 Interlaken接收端接口电路的架构

3．5．2 Interlaken接收端接口信号列表

3．5．3 Interlaken接收端接口时序设计

3．5．4 RxInputDataCtrl模块设计

3．5．5 RxFramingCtrl模块设计

3．5．6 RxProtocolCtrl模块设计

3．5．7 RxDataCombine模块设计

3．6 本章小结

第四章 接口电路的仿真验证

4．1 芯片级的验证流程

4．2 功能验证

4．3 验证平台

4．4 模块级功能验证

4．4．1 Interlaken发送端模块的验证

4．4．2 Interlaken接收端模块的验证

4．5 芯片级功能验证

4．5．1 发送端芯片级功能验证

4．5．2 接收端芯片级功能验证

4．5．3 接收端和发送端对接功能验证

4．6 本章小结

第五章 接口电路的FPGA验证

5．1 验证平台

5．2 验证结果

5．3 本章小结

第六章 总结与展望

6．1 总结

6．2 展望

参考文献

致谢

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附录