基于关键路径时序监测的自适应电压调节电路设计

摘要

近年来，功耗已经成为了系统芯片设计中的一项重要指标。由于工艺、温度以及电压(ProcessVoltage&Temperature variation，PVT)等偏差因素的影响，传统设计采用最坏情况验证法使得电路留有较大的时序裕量，这一时序裕量的存在导致了功耗的浪费。基于关键路径时序监测的自适应电压调节(Adaptive Voltage Scaling，AVS)技术可以根据芯片的工作状况动态调节电路供电电压，是减少时序裕量的有效手段。
　　本文首先分析了互连线和逻辑单元的不同延时特征对关键路径的影响，提出由互联线和逻辑单元共同组成的复制关键路径方案，设计了多组具有不同互连线延时比例的复制路径，并使用C单元将这些复制路径并联，使其从多条复制路径中自动选择最长的一条作为监测路径。然后，本文又设计了带有自校准功能的延时采样单元，结合AVS控制单元，能够有效的降低PVT偏差对采样结果的影响，使采样误差不会随着采样级数的增加而增加。最后，将整套AVS模块集成在以ARM7为内核的片上系统(System on a Chip，SoC)验证电路上，并使用HSIM全芯片仿真工具对该验证电路做仿真测试。
　　本文使用SMIC0.18μm工艺对测试电路做版图设计，因引入AVS机制，总面积增加了4.26％。之后，分别对比固定电压的传统设计和等效DVFS的设计的功耗数据，结果显示，相比固定1.8V传统设计，在不同工艺角和温度下最多可节省43.42％的功耗;相比等效DVFS设计，最多可节省15.69％的功耗。通过验证，本文所设计的基于关键路径时序监测的AVS可以使用较小的面积代价得到显著的功耗收益。

目录

声明

摘要

第一章 绪论

1．1 课题研究背景和意义

1．2 国内外的发展和研究现状

1．2．1 自适应技术的由来与分类

1．2．2 国内外自适应技术的发展与现状

1．3 本论文的工作内容和组织结构

第二章 自适应电压调节技术概述

2．1 芯片的功耗组成

2．1．1 芯片的动态功耗

2．1．2 芯片的静态功耗

2．2 芯片偏差影响因素

2．2．1 偏差来源与分类

2．2．2 工艺的片内偏差与片间偏差

2．2．3 电压偏差与温度偏差

2．3 自适应设计技术分类比较

2．3．1 动态电压频率调节技术

2．3．2 自适应电压调节技术

2．4 本章小结

第三章 关键路径时序监测及延时采样单元设计

3．1 关键路径监测单元设计

3．1．1 互联延时与逻辑延时特性

3．1．2 复制路径选取方法

3．1．3 互联延时单元与C单元设计

3．2 复制路径的有效性验证

3．2．1 理论分析

3．2．2 实验验证

3．3 延时采样单元设计

3．3．1 传统结构

3．3．2 自校准延时采样单元设计

3．3．3 采样单元参数设置

3．3．4 延时采样误差计算

3．4 本章小结

第四章 AVS控制单元及验证电路后端设计

4．1 验证电路设计

4．1．1 验证电路架构

4．1．2 AVS控制单元调节过程

4．2 基于自适应技术的验证电路后端设计

4．2．1 基于自适应技术的验证电路后端设计流程

4．2．2 延时单元放置策略

4．3 本章小结

第五章 验证电路的仿真环境与仿真结果

5．1 验证电路版图

5．2 HSIM全芯片仿真

5．3 功能测试及功耗分析

5．3．1 验证电路功能测试

5．3．2 动态调节功能验证

5．3．3 验证电路功耗仿真及分析

5．4 本章小结

第六章 总结与展望

6．1 总结

6．2 展望

致谢

参考文献

作者简介