面向高清视频编码系统的DDR控制器建模与评估

摘要

在整个计算机系统中，“存储墙”是系统的主要性能瓶颈之一。存储控制器是存储器与处理器之间进行数据传递的关键部件，因此存储控制器本身的传输效率也直接影响着存储系统整体性能。本文以Synopsys公司开发的MCTL(Memory Controller)存储控制器为原型，通过软件实现存储控制器的核心功能，建立该存储控制器的高层仿真模型，可以用于芯片设计前期的存储子系统功能验证和性能评估。
　　本文在深入分析MCTL IP的Verilog源码基础上，重点分析研究了MCTL的内存管理单元和命令调度单元的工作机理。通过对开源高层仿真模型DRAMSim2的整体架构以及核心工作流程进行深入分析，本文选择以该高层模型作为基础，按照MCTL IP的多端口优先级以及内部命令轮询的调度策略对DRAMSim2进行定制设计，同时在DRAMSim2中实现MCTL的超时机制，使得定制后的高层模型可以比较精确地模拟MCTL IP。在此过程中，本文重点分析实现了MCTL IP所提出的访存调度策略，同时实现了存储控制器的多端口功能，使其能够满足对典型SoC(System on Chip)存储系统进行仿真验证和性能分析。本文通过与前仿的实验结果进行对比分析，对所定制仿真模型的可靠性和有效性进行了分析验证。
　　本文的测试向量选取Vivante公司的GC400 GPU系列提供的测试基准程序，在完成DRAMSim2定制设计后，与前仿MCTL真实仿真环境对同样的测试程序的访存过程进行跟踪分析。对于四种测试程序，前仿程序运行时间分别为1290秒、2136秒、9660秒、15900秒，高层模型仿真程序运行时间分别为2秒、4秒、11秒、21秒。可以看出，两者仿真速度相差将近1000倍。本文的实验结果还表明，在本文所采用的测试程序下，原生的DRAMSim2模型与前仿结果相比，bank冲突次数和平均访存带宽误差均超过30％，平均访存延迟误差高于25％。而定制后的高层模型在同样测试程序下与前仿结果相比，bank冲突次数的平均误差不超过10％，平均访存带宽和平均访存延迟误差均低于5％。

目录

声明

摘要

第一章 绪论

1．1 研究背景与意义

1．1．1 研究背景

1．1．2 研究意义

1．2 国内外研究现状

1．3 本文的主要研究目标和内容

1．4 论文的组织结构

第二章 存储器与存储控制器

2．1 存储器概述

2．1．1 存储器分类及DRAM存储器发展历史

2．1．2 DRAM存储器组织结构

2．1．3 DRAM存储系统工作原理

2．2 存储控制器

2．2．1 存储控制器总体架构与功能介绍

2．2．2 存储控制器行缓冲策略与地址映射机制

2．2．3 访存调度的基本原理及调度策略

2．3 本章小结

第三章 MCTL存储控制器IP模型分析

3．1 MCTL存储控制器概述

3．2 MCTL核心功能模块分析

3．2．1 配置端口

3．2．2 内存管理单元

3．2．3 命令调度器

3．2．4 命令执行单元

3．3 前仿实验环境介绍与访存trace流获取

3．3．1 前仿实验环境

3．3．2 访存trace流获取

3．4 本章小结

第四章 DRAMSim2模型分析与定制

4．1 DRAMSim2模型分析

4．1．1 DRAMSim2简介

4．1．2 DRAMSim2架构分析

4．1．3 DRAMSim2使用方法

4．2 DRAMSim2模型定制设计

4．2．1 访存trace流的定制

4．2．2 DRAMSim2多端口定制设计

4．2．3 DRAMSim2命令调度器定制

4．3 本章小结

第五章 模型有效性验证与分析

5．1 模拟实验环境搭建

5．1．1 测试bench简介

5．1．2 高层仿真模型环境搭建

5．2 测试结果及分析

5．2．1 前仿结果统计

5．2．2 高层仿真结果统计

5．2．3 仿真结果对比分析

5．3 本章小结

第六章 总结与展望

6．1 总结

6．2 展望

致谢

参考文献

作者简介