面向Android应用的ARM多核处理器核间通信开销建模

摘要

近年来，多核乱序处理器在移动智能终端上得到了广泛的应用。多核并行执行在减少程序执行时间的同时，也引入了核间通信开销，阻碍了系统性能的进一步提高。有研究表明，Cache一致性是影响多核核间通信开销的一个关键因素。多核乱序处理器下的一致性缺失次数可以通过全功能仿真获取，但整个过程极其耗时。本文旨在建立一个快速而准确的多核乱序处理器私有LRU-Cache模型，用于评估该级缓存的一致性缺失次数。
　　本文提出利用访存堆栈距离分布和对共享数据的Invalid信息来预测一致性缺失次数。对于顺序处理器，该理论是LRU-Cache一致性缺失建模的有效方法，但是通过本文的实验发现，该理论不能直接应用于乱序处理器。本文认为这是因为指令乱序执行(Out-Of-Order)、存储队列中加载(Load in Store)和非阻塞发射(Non-blocking Issue)等因素改变了访存的带Invalid信息的堆栈距离分布，进而影响Cache一致性缺失次数的预测。因此，本文提出了一种基于人工神经网络(Artificial Neural Network，ANN)的模型Uniform来解决上述问题。该模型的输入是应用程序在顺序处理器下运行得到的带Invalid信息的堆栈距离分布，模型的输出是一致性缺失次数。该神经网络模型可以在硬件微结构参数不变的情况下，跨Benchmark预测一致性缺失次数。
　　为了评估模型的精确度，本文选用了Mobybench2.0和Parsec3.0两大测试集。实验结果显示，全功能仿真得到一致性缺失次数的误差小于1％。以Gem5全仿真获取的数据为基准，Uniform模型的平均相对误差小于9％。用该模型预测一致性缺失，时间上较全仿真平均减少了约56.8％，用训练好的1个人工神经网络模型跨3个Benchmark进行预测时，相对于全仿真时间减少82％。

目录

声明

摘要

第一章 绪论

1．1 背景与意义

1．1．1 背景

1．1．2 意义

1．2 国内外研究现状

1．3 研究内容与设计指标

1．3．1 研究内容

1．3．2 设计指标

1．4 论文组织

第二章 Cache一致性缺失的机理分析及建模方法

2．1 一致性缺失产生原因

2．2 Cache一致性协议策略

2．2．1 基于总线监听的一致性协议

2．2．2 基于目录的一致性协议

2．3 现有对Cache一致性缺失建模的方法

2．4 堆栈距离理论

2．5 将堆栈距离理论应用到一致性缺失预测上

2．6 本章小结

第三章 乱序执行以及Non-blocking Issue对一致性缺失的影响

3．1 乱序执行的基本原理及其影响

3．1．1 乱序执行的基本原理

3．1．2 乱序执行对一致性缺失的影响

3．2 Non-blocking Issue的基本原理及其影响

3．2．1 Non-blocking Issue的基本原理

3．2．2 Non-blocking Issue对一致性缺失的影响

3．3 采用BP神经网络为乱序处理器Cache一致性建模

3．3．1 采用神经网络为乱序处理器Cache一致性建模

3．3．2 生物神经元

3．3．3 M-P模型

3．3．4 BP神经网络结构

3．4 本章小结

第四章 面向Android应用的乱序处理器Cache一致性缺失建模

4．1 Gem5仿真器平台搭建及参数设置

4．1．1 Gem5简介

4．1．2 Gem5参数设置

4．2 带Invalid信息的堆栈距离分布提取

4．3 BP神经网络参数设置

4．4 本章小结

第五章 实验结果与分析

5．1 实验环境介绍

5．2 模型的精度

5．2．1 Gem5全仿真一致性缺失的精度

5．2．2 不同数量训练数据对神经网络模型精度的影响

5．2．3 神经网络模型的精度

5．2．4 全功能仿真与模型预测一致性缺失时间对比

5．2．5 相同Cache结构下跨Benchmark预测一致性缺失

5．3 模型的应用

5．3．1 不同Cache容量大小下一致性缺失情况

5．3．2 不同Cache组关联数下一致性缺失情况

5．3．3 不同线程数量相同Cache结构下一致性缺失情况

5．3．4 不同Cacheline大小下一致性缺失情况

5．4 结果分析

5．5 论文指标完成情况

5．6 本章小结

第六章 总结与展望

6．1 总结

6．2 展望

致谢

参考文献