基于静态分析的RTL设计错误检测方法研究

摘要

近年来,随着数字集成电路工艺的迅速发展,芯片集成度的进一步提高,电路规模变得越来越大,复杂度也越来越高,其功能正确性也越来越受到人们的重视。然而,如何保证集成电路设计的正确性却是一个一直都没有得到很好解决的问题。在实际集成电路的设计流程中,设计验证已经成为制约其发展的关键因素,也是时间耗费最大的环节,并且其处理的规模和效率的增长落后于设计规模的增长。因此,如何自动的实现重复繁琐的验证过程,进一步提高设计验证的效率,使其能够快速准确的对目标设计进行充分的验证,是一个值得研究的问题。
　　目前集成电路的设计验证方法主要包括模拟验证和形式化验证两大类。模拟验证具有良好的可扩展性,但它是一种不完全的验证方法,对于设计中存在的某些特殊错误的验证效率较低。形式化验证是一种完全的验证方法,但它存在状态空间爆炸问题,导致其处理的设计规模较小。本文针对集成电路的寄存器传输级(register-transfer level,简称RTL)设计中潜在的常见错误,例如状态机死锁、管脚配置错误和控制信号有效值错误等,提出了一种基于静态分析的RTL设计错误检测方法。该方法通过对RTL设计的源代码进行静态分析,能够有效的实现待检测错误的自动查找,可以帮助用户改进硬件设计的质量,提高设计验证的效率。本文所做的工作具体有以下几点:
　　(1)提出了一种基于静态分析的RTL设计错误检测方法。
　　为了快速有效的对集成电路设计中潜在的常见错误进行检测,本文提出了一种基于静态分析的RTL设计错误检测方法。首先将待检测的错误类型的判断标准存储于配置文件中,然后基于静态分析技术对RTL设计的源代码进行扫描,提取待检测设计的特征信息,最后通过比较特征信息和检测标准完成待检测错误的自动查找。这种方法的检测过程不需要人机交互,是代码走查方法发现错误的自动实现,并且只需要修改输入的待检测的设计文件和待检测的错误类型的检测标准即可实现检测代码重用于其他设计。由于这种方法的目的是在设计运行前尽可能多的发现设计中潜在的错误,而不是证明设计完全正确或者证明设计符合特殊的功能需求,可以作为模拟验证和形式化验证方法的预处理或者补充方法。
　　(2)利用基于静态分析的 RTL设计错误检测方法实现了RTL设计中的三种常见错误类型(状态机死锁、管脚配置错误和控制信号有效值错误)的静态检测。
　　基于本文提出的基于静态分析的RTL设计错误检测方法,本文分别实现了RTL设计中状态机死锁错误的检测、管脚配置错误的检测、控制信号有效值错误的检测。另外,本文利用基于静态分析的RTL设计错误检测方法在若干接口逻辑的RTL设计上进行了有针对性的实验,有效地实现了待检测错误的自动查找,并与一些已有的模拟验证方法、代码走查方法进行了对比实验,证实了基于静态分析的RTL设计错误检测方法能够有效的提高设计验证的效率。

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第1章 绪论

1.1 研究背景与意义

1.2 国内外研究进展

1.3 本文的工作及创新点

1.4 本文的章节组织结构

第2章 数字集成电路的设计验证技术

2.1 设计验证简介

2.2 模拟验证技术

2.3 形式化验证技术

2.4 半形式化验证技术

2.5 模拟验证与形式化验证的比较

2.6 本章小结

第3章 基于静态分析的RTL设计错误检测方法

3.1 基于静态分析的错误检测原理

3.2 RTL设计错误的静态检测方法

3.3 RTL设计错误的静态检测系统的设计思想

3.4 RTL设计错误的静态检测系统的实现方案

3.5 本章小结

第4章 状态机、管脚配置和控制信号有效值的静态检测实现

4.1 状态机死锁的静态检测方法及实现

4.2 管脚配置错误的静态检测方法及实现

4.3 控制信号有效值错误的静态检测方法及实现

4.4 本章小结

第5章 总结与展望

5.1 本文总结

5.2 进一步的研究工作

参考文献

致谢

附录A （攻读硕士学位期间发表的论文及专利）

附录B （攻读硕士学位期间参与的科研项目及获奖情况）