基于IP核的片上结构MORSE码处理系统设计与实现研究

摘要

基于IP软核和FPGA的SOC芯片设计解决了ASIC芯片设计的长开发周期、高成本、高风险和产品对市场的时间敏感性等问题，使SOC的设计更具有灵活性、快捷性，使基于IP软核和FPGA的SOC设计技术在消费电子、汽车电子、工业设计领域迅速推广应用。因此它已成为业界热点。 本文在分析当前有关基于IP软核和FPGA的SOC技术理论以及一些典型应用平台的基础上，采用基于mc8051CoreIP软核和FPGA的技术方法，设计构建了MORSE码处理SOC系统结构，设计并实现了一个处理MORSE码的串行异步接收发送(M-SART，Morse-SerialAsynchronousReceiver/Transmitter)功能模块的IP核。 本文从MORES电码符号的特征入手，比较分析了MORSE码与ASCII码串行异步传输的信号帧特性差异，提出了一种MORSE电码的数字化方法，在此基础上，规定了一种MORSE码串行异步帧传输协议。 从Core8051-IP核的功能结构和设计层次结构分析入手，完成了MORSE信号处理系统核结构及设计层次结构的设计。并采用比较分析的方法，使用硬件描述语言VHDL，实现了MORSE码串行异步接收发送(M-SART)模块IP软核的设计。 借助于EDA工具MaxPlusⅡ集成开发环境完成了M-SART模块IP核的调试、面向FPGA的布局布线和逻辑综合，并对M-SART模块IP软核进行了FPGA时序仿真验证，实验结果表明，M-SART处理MORSE码的结果正确，工作运行可靠，M-SART的工作频率达到34.12MHz，完全能匹配Core8051IP核的工作频率。

目录

文摘

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论文说明：插图索引

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第1章引言

1.1目的及意义

1.2相关研究综述

1.2.1 SoC概述

1.2.2基于IP核和FPGA可配置平台的SoC设计

1.2.3可编程逻辑电路设计的方法

1.2.4 MORSE电码应用

1.3本文主要工作

1.3.1 MORSE电码的数字化编码方法研究

1.3.2基于IP软核的片上结构MORSE处理系统设计

1.4论文的结构

第2章MORSE电码信号的数字化分析

2.1 MORSE电码概述

2.1.1 MORSE电码符号简介

2.1.2 MORSE电码信号的波形

2.2 MORSE电码信号的数字化及其二进制编码

2.2.1 MORSE电码信号的数字化

2.2.2 MORSE电码信号的二进制编码

2.3 MORSE码的编码与解码

2.4 MORSE码串行异步通信的帧传输协议

2.5本章小结

第3章基于IP核的MORSE码处理系统体系结构设计

3.1 MORSE码处理系统功能定义及功能结构设计

3.1.1 MORSE码处理系统功能定义

3.1.2 MORSE码处理系统功能结构设计

3.2 MORSE码处理模块M-SART的逻辑结构设计

3.2.1 MORSE码接收模块的逻辑结构设计

3.2.2 MORSE码发送模块的逻辑结构设计

3.2.3 M-SART功能模块的逻辑结构设计

3.3基于IP核的处理MORSE码的SOC结构设计

3.3.1 Core8051 IP核

3.3.2基于IP核的处理MORSE码的SOC结构设计

3.4本章小结

第4章M-SART IP软核的分析与设计

4.1设计方法概述

4.2 SIU的IP软核分析与设计

4.2.1 SIU的波特率设计

4.2.2工作模式3(USART)接收过程FSM的设计分析

4.2.3工作模式3(USART)发送过程FSM的设计分析

4.3 M-SARTIP软核的分析与设计

4.3.1 M-SART逻辑结构的分析与设计

4.3.2 M-SART波特率的分析设计

4.3.3 M-SART接收模块IP核分析与设计

4.3.4 发送模块IP核分析与设计

4.4本章小结

第5章基于FPGA的实现与验证

5.1基于FPGA的实现与验证方法

5.1.1 FPGA设计流程

5.1.2验证方法

5.2 M-SART的设计实现

5.2.1设计平台

5.2.2编译

5.2.3引脚布局布线

5.2.4器件编程

5.3仿真验证

5.3.1仿真验证的时钟频率与波特率参数设定

5.3.2 MORSE信号发送过程的仿真验证

5.3.3 MORSE信号接收过程的仿真验证

5.4本章小结

结论

参考文献

致谢

附录(攻读工程硕士期间发表论文目录)