应用于高速串行接口的高性能锁相环设计与实现

摘要

锁相环是无线通信和高速串行接口等电子系统中的核心模块，随着系统复杂度的提高，在低相噪、快速响应及低电磁干扰等特性上面临着越来越苛刻的要求。本文围绕锁相环在高速串行接口中的频率综合和时钟产生两个应用，对噪声优化、恒定压控增益、快速锁定及占空比优化等方面进行分析和研究。
　　从环路稳定性和相位噪声出发，分析了锁相环的工作原理，阐述了锁相环环路参数的设计过程，提出了整数分频和Δ∑小数分频锁相环的相位噪声模型，并对各模块分别进行噪声优化和具体电路设计。提出恒定压控增益方案解决锁相环中压控增益变化较大的问题，实现了一款9.5-10.6 GHz的宽带压控振荡器;提出一种改进的自动频率校正技术，大大缩短频率自校准的时间，提高校正精度，实现锁相环的快速锁定。提出一种占空比校正电路，改善传输信号的质量，降低系统的抖动，对锁相环的占空比进行优化;提出了两种电荷泵结构，采用可编程结构来补偿环路带宽的变化，降低电荷泵电流的失配，减小杂散。
　　采用SMIC55nm CMOS工艺设计并实现了一款应用于高速串行接口的整数分频频率综合器芯片，面积为0.33 mm2。测试结果表明:芯片的中心频率是5 GHz，AFC耗时约为4.2μs，系统总的建立时间在15μs左右;在1 MHz频偏处的相位噪声为-110.04 dBc/Hz，功耗为20 mW，均方根抖动为0.35 ps，芯片具有优良性能。
　　针对高频时钟易受到电磁干扰的问题，在整数分频频率综合器芯片的基础上，采用Huali55 nm CMOS工艺设计并实现了一款扩频时钟发生器芯片，芯片面积为0.28 mm2。测试结果表明:该芯片的核心工作频率是10 GHz，芯片的调制频率是30.525 kHz，扩频范围为5000 ppm，在l MHz频偏处相位噪声为-106.17 dBc/Hz，EMI峰值能量降落16.46 dB，功耗仅为17.4 mW，芯片性能优良，验证了设计的正确性。

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摘要

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附表索引

第1章 绪论

1．1 研究背景及意义

1．2 国内外研究现状

1．3 论文的主要工作和组织结构

第2章 锁相环原理分析

2．1 整数分频锁相环

2．2 △Σ小数分频锁相环

2．2．1 △Σ小数分频锁相环结构

2．2．2 量化噪声

2．2．3 △Σ调制器及噪声整形

2．3 锁相环性能指标

2．3．1 相位噪声和抖动

2．3．2 频谱杂散

2．3．3 锁定时间

2．4 基于锁相环的频率综合和时钟产生

2．5 本章小结

第3章 锁相环系统设计

3．1 锁相环环路分析

3．2 锁相环相位噪声建模

3．2．1 整数分频锁相环相位噪声模型

3．2．2 △Σ小数分频锁相环相位噪声模型．

3．3 锁相环各模块噪声优化

3．3．1 PFD和CP噪声

3．3．2 环路滤波器噪声

3．3．3 分频器噪声

3．3．4 △Σ调制器噪声

3．3．5 压控振荡器噪声

3．4 锁相环参数设计总结

3．5 本章小结

第4章 锁相环中关键模块的研究与设计

4．1 压控振荡器

4．1．1 LC VCO的设计考虑

4．1．2 宽频低相噪VCO设计

4．2 鉴频鉴相器

4．3 电荷泵电路和环路滤波器

4．3．1 电荷泵电路的设计

4．3．2 环路滤波器

4．4 分频器

4．4．1 基于CML结构的二分频器

4．4．2 基于TSPC结构的五分频器

4．4．3 可编程分频器

4．5 自动频率校正

4．5．1 常用AFC结构比较

4．5．2 AFC搜索算法

4．5．3 改进的自动频率校正技术

4．6 占空比校正

4．7 本章小结

第5章 芯片设计及性能分析

5．1 PCIE2．0 5 GHz频率综合器设计

5．1．1 系统设计

5．1．2 芯片及仿真测试结果

5．2 以太网10GHz扩频时钟发生器设计

5．2．1 系统设计

5．2．2 电路单元设计

5．2．3 芯片及仿真测试结果

5．3 本章小结

总结

参考文献

致谢

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