四通道高速数据接收与存储系统设计

摘要

受器件和工艺的限制，单个ADC芯片很难同时保证高采样率和高分辨率。为了提高系统采样率，数据采集系统通常采用时间交替采样的方式并行多个低速ADC芯片实现高速数据采集。随着单个 ADC芯片性能的提高，多通道时间交替采样高速的数据采集在接收和存储过程中遇到了新的问题。
　　本文以四通道10bit，1.25GSPS的ADC时间交替采样为目标，展开对基于FPGA的高速数据接收与存储逻辑的设计。设计实现了四通道10bit，1.25GHz高速数据流的准确接收，并且能够将大量数据高效、实时的存储在 DDR3 SDRAM中，最后采用PCI9054作为PCI总线的转接芯片，实现高速数据的上传。本文的核心研究内容包括以下三个方面：
　　1、构建了四通道高速数据接收与存储系统的逻辑结构。针对四通道10bit，1.25GHz高速数据流的接收、存储以及上传过程，构建了一个由数据接收模块、数据存储模块、数据上传模块以及 SPI配置模块组成的逻辑结构。通过四个模块之间的紧密配合，实现了大量、高速数据流从ADC到上位机之间的稳定传输。
　　2、设计了一种IDELAY延时自适应调整算法。由于四通道1.25GHz数据与随路时钟路径传输延时不同，可能导致接收数据紊乱。本文利用FPGA接口的IDELAY延时调整机制，设计了一种自适应延时调整算法，其中位校准算法通过采样时钟找到数据窗口的中心，实现通道内10bit数据对齐；字校准算法纠正四通道之间的偏移，实现四通道40bit数据的准确接收。
　　3、设计了一种面向DDR3控制器的虚拟FIFO(VFIFO)逻辑结构。为降低逻辑综合难度，外部四通道10bit，1.25GHz高速数据在FPGA内部被降频为160bit，312.5MHz的数据流。FPGA片内的RAM数量有限不能提供大数据缓存，且RAM的数据带宽有限，针对大数据流转存数据丢失问题，本文设计了一种面向 DDR3控制器的VFIFO逻辑结构，通过读写FIFO分时复用的方式，解决了FPGA对高速大数据量缓存问题。
　　经 FPGA测试板实测证明，IDELAY延时自适应调整算法功能正确，DDR3 SDRAM平均读写效率在85％以上，上位机软件能够对采集信号进行完整的显示，系统逻辑功能正确。本文研究的内容对高速数据接收、存储以及上传的系统逻辑设计有着非常重要的借鉴意义。

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第一章 绪论

1.1 项目研究背景

1.2 国内外相关研究

1.3 本文主要研究内容

1.4 本文组织结构

第二章 系统设计相关知识概述

2.1 FPGA的特点

2.2 基于FPGA的高速数据采集系统介绍

2.3 本章小结

第三章 高速数据接收与存储系统整体结构

3.1 数据采集系统需求与构成

3.2 基于FPGA的数据接收与存储系统逻辑设计

3.3 本章小结

第四章 数据接收模块逻辑设计

4.1 高速ADC的特点

4.2 高速源同步数据接收的实现

4.3 IDELAY延时自适应调整算法设计

4.4 本章小结

第五章 数据存储模块逻辑设计

5.1 DDR3 SDRAM存储结构

5.2 DDR3控制器接口环境

5.3 面向DDR3控制器的VFIFO逻辑设计

5.4 本章小结

第六章 数据上传模块逻辑设计

6.1 PCI总线接口解决方案

6.2 基于PCI9054的数据上传模块逻辑设计

6.3 本章小结

第七章 系统逻辑功能验证

7.1 系统验证工具

7.2 系统验证结果

7.3 本章小结

第八章 总结与展望

8.1 课题工作总结

8.2 未来工作展望

致谢

参考文献

作者在学期间取得的学术成果