超高速数据采集与传输技术研究

摘要

超高速数据采集系统在现代电子侦察和高分辨率雷达等应用领域中扮演着重要角色，针对超高速数据采集系统实现中所面临的超高速采集与大容量数据传输等问题，本文提出了相应的解决方案，设计实现了超高速数据采集系统。论文的研究内容和取得的成果具体如下：
　　1、论证了微小型化超高速数据采集系统设计方案，完成了系统硬件的研制。根据系统需求，确定了基于EV10AQ190A的系统开发方案，对系统的模拟前端、数据接收与传输模块、系统互连、时钟模块以及电源模块进行了论证分析和设计，最后提出了超高速数据采集系统的总体设计方案。同时，分析解决了系统在 PCB设计中所遇到的混合信号模块布局和高速差分信号线布线等问题。
　　2、基于ISERDES1对高速串行数据的串并转换技术进行了研究。高速串行数据的串并转换是超高速数据采集系统的关键问题之一，基于 ISERDES1设计了串并转换逻辑实现了1:4的串并转换，将625MHz的DDR模式数据降速为312.5MHz的 SDR模式数据。根据 EV10AQ190A采样数据的输出顺序，设计了采样数据重排逻辑，实现了EV10AQ190A单、双通道工作模式下的数据重排。提出了自适应动态延时调整机制，实现了对源同步时钟延时的自适应动态调整，仿真结果表明逻辑工作正常可靠。
　　3、基于 DDR3控制软核（MIG）实现了大容量数据的高速动态缓存。基于MIG的 USER INTERFACE设计了 DDR3的读写控制状态机，简化了 USER INTERFACE的控制接口，增强了状态机的可移植性。状态机的逻辑功能仿真结果和硬件平台测试结果均表明状态机工作稳定可靠，最高数据读写速率可达1000Mbps，满足超高速数据采集系统的设计需求。

目录

声明

第一章 绪论

1.1 课题研究背景及意义

1.2 超高速数据采集系统研究现状

1.3 论文主要内容以及结构安排

第二章 超高速数据采集系统方案设计

2.1 模数转换芯片选型

2.2 总体方案设计

2.3 系统PCB设计

2.4 本章小结

第三章 高速串行数据的串并转换

3.1 串并转换逻辑设计及仿真

3.2 采样数据重排

3.3 自适应动态延时调整

3.4 本章小结

第四章 大容量数据的缓存

4.1 MIG核设计开发

4.2 状态机设计及仿真

4.3 硬件测试与分析

4.4 本章小结

第五章 总结与展望

5.1 工作总结

5.2 工作展望

致谢

参考文献

作者在学期间取得的学术成果