DVB-T2中FEC链路输出处理系统的设计与实现

摘要

DVB-T2解调器中输出处理单元是DVB-T2接收机中重要组成部分。输出处理系统主要解决了 FEC链路输出基带帧中有效 TS数据流的提取问题。整个处理包括基带帧解扰处理、基带帧帧头校验处理、数据域校验、缓冲器存储、数据读写、空包恢复、TS时钟恢复、TS数据流重建。针对输出处理设计中采用单比特串行的处理方式限制了前级链路输出的并行度，以及数据存储带来了存储资源设计这几个方面的问题，本文主要的研究内容如下：
　　（1）FEC链路输出处理系统的时序设计和RTL实现。结合基带帧的数据组成特点，采用自顶向下的设计方法，对基带帧中不同类型的数据进行隔离处理。数据写控制采用对RAM空间动态分配的设计方式来调节数据的存储。针对采用2Mbits的FIFO作为存储空间的方法，该设计中RAM选取选取为单口的RAM，借助空包再插入的间隙，交叉读取数据PLP和公共PLP重组数据，节省了硬件资源。单口RAM在数据读取冲突的问题上，采用优先读的方式，保证数据流连续输出，将写控制信号延时保持。
　　（2）对接收中可能带来错误的分组信息情况，设计了一种利用数据中的ISCR偏移量和包时长调节插入空包个数来纠正公共PLP和数据PLP的同步的方法。
　　（3）对系统中需要用到的基带帧数据解扰和 CRC校验全部采取了两路并行的结构设计，提高了数据的传输速率，同时也满足了前级译码器为提高数据吞吐率高并行度设计的要求。在对基带头数据进行CRC校验时，解决了数据流模式适配判断的问题。
　　（4）FEC链路输出处理系统的仿真和验证。添加 MATLAB数据打印节点并搭建仿真验证测试平台，完成RTL和MATLAB处理结果功能一致性验证。
　　经过测试和验证，验证了27种不同系统配置参数的数据输入情况下，系统正确输出数据流，达到DVB-T2接收机中输出处理的目的。从验证的结果来看，设计的并行解扰和并行CRC-8校验运行正确，提高了数据的处理速度；采用单口的RAM数据缓冲器读写正常，避开了数据读写冲突，以及提出的空包插入方式正确可行，节省了存储资源。

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缩略词表

第1章 绪论

1.1 课题来源

1.2 本课题研究背景、目的和意义

1.3 国内外相关领域研究现状

1.4 论文研究内容与结构

第2章 FEC链路输出处理系统需求分析及方案设计

2.1 接收机模型及设计需求分析

2.2 系统处理数据帧格式分析

2.3 FEC链路输出处理系统设计方案

2.4 本章小结

第3章 FEC链路输出处理系统的设计与实现

3.1 FEC链路输出处理系统中基带解扰的设计

3.2 FEC链路输出处理系统中CRC-8校验设计

3.3 基带头信息提取时序设计

3.4 FEC链路输出处理系统数据缓冲器设计

3.5 输出数据重新同步控制设计

3.6 输出处理系统寄存器数据控制时序设计

3.7 FEC链路输出处理控制模块的设计

3.8 本章小结

第4章 FEC链路输出处理系统仿真与验证

4.1 软件开发测试平台与测试环境的建立

4.2 FEC链路输出处理系统逻辑仿真及验证

4.3 本章小节

第5章 总结与展望

5.1 总结

5.2 展望

致谢

参考文献