基于Stratix Ⅳ FPGA双DDR2接口的信号完整性与时序分析

摘要

众所周知，在PCB版图设计中，MCU与DDR2间的走线排布是件非常困难的事情。而在实际应用中，含有双DDR2的设计尤为常见。本论文既以Altera公司的StratixⅣFPGA与Micron公司的MT47H18M8 DDR2接口数据通信为研究对象，通过分析DDR2接口的数字电平形态与时序，制订一个PCB排布方案，使得CPU与DDR2之间的通信更为可靠。
　　 论文分别深入分析了所有类型DDR2接口的信号，包括时钟信号、地址/命令信号、写数据选通信号以及写数据信号。通过PCB传输线的阻抗控制、传输线T型分枝结构的优化、驱动电流的选取以及最重要的端接或片上终结电阻，来实现数字波形的修饰与幅度调整，从而获得最优的电平判决。另一方面，在时钟系统中由于双DDR2接口的地址/命令捕获与时钟信号构成源同步时钟系统，写数据捕获与写数据选通信号也构成源同步时钟系统。但二者的区别在于，写数据捕获是在选通信号的上下沿触发，而地址/命令捕获只在时钟信号的上跳沿触发。在各自的源同步时钟系统中，同时使建立时间裕量与保持时间裕量最大，即建立时间裕量等于保持时间裕量。本论文通过找出系统的建立/保持时间裕量与时钟线、选通线、数据线以及地址/命令线信号传输时延的关系，进一步结合阻抗控制下的单位长度PCB传输线的时延，得到建立/保持时间裕量与PCB传输线长度的关系。通过调整传输线的长度，来实现建立时间与保持时间裕量的最大。
　　 论文中对时序的仿真，使用了眼图测量与眼图模板标示。首先分别设定数据线、数据选通线、地址/命令线以及时钟线的长度。通过建立电路模型并输出眼图，制作眼图模板。在眼图模板上显示出建立时间、保持时间、建立时间裕量、保持时间裕量以及时钟抖动。这样可以直观的显示出需要调整的时间裕量，以方便通过走线长度的调整实现时间裕量的调整。