基于NoC的分布式多核系统性能测试

摘要

超大规模集成电路特征尺寸的不断缩小，使得单一芯片上可集成的系统规模不断的扩大，同时，市场对高性能嵌入式处理芯片的需求也与日俱增。在这样的背景下，片上多处理器系统（Multiprocessors System-on-Chip，MPSoC）应运而生。基于片上网络（Network-on-Chip，NoC）的MPSoC，结构复杂，设计难度高，向系统设计人员提出了更高的设计挑战。大量研究机构都致力于开发自动化辅助设计工具，加速 MPSoC软硬件协同设计流程实现，系统性能测试平台就是其中重要一环。
　　本文围绕基于NoC的MPSoC软硬件协同设计流程中性能测试部分展开，提出并实现了一种系统通信性能测试平台。该平台的设计目的，在于辅助系统设计人员在并行应用软件设计、系统软件设计、硬件结构设计三个层面上，对MPSoC结构进行权衡和优化，提高系统通信效率。此平台主要功能是实时监控和记录NoC的性能参数。该平台能在不同软硬件结构组合下，为设计人员提供包括平均吞吐率、平均注入率、平均微片延迟在内的诸多反馈信息。利用这些信息，系统设计人员可以有的放矢的面对设计中存在的诸多问题，如并行任务划分及任务映射算法的选择、NoC交换策略与拓扑结构权衡、以及系统软件和操作系统对通信效率影响的评估等。此外，该平台的一大特点还在于提出用自动化伪程序设计取代并行应用程序设计，加快了MPSoC系统设计探索的进程。
　　本文首先对目标多核平台进行介绍，包括M5模拟器的特点、目标多核平台的软硬件结构、以及性能测试参数及测试激励。明确了工作目标和任务后，本文提出了系统通信性能测试平台的结构，实现了以伪程序生成模块为核心的快速系统设计探索流程，解决了并行软件开发周期长、设计难度大而导致系统设计探索缓慢的问题。最后，从应用实例的加速比分析入手，对影响目标多核平台通信效率的因素进行分析，得到了中断响应时间是影响通信效率的关键因素的结论，并对比了周期精确的System C性能测试平台与本平台测试结果的异同，给系统设计人员提出了几条提高系统通信效率的设计建议。

目录

基于NoC的分布式多核系统性能测试

PERFORMANCE EVALUATION OF DISTRIBUTED MULTIPROCESSORS SYSTEM ON CHIP BASED ON NoC

摘要

abstract

第1章 绪论

1.1 课题背景及研究目的意义

1.2 国内外研究现状

1.3 论文主要研究工作

1.4 论文结构

第2章 目标多核平台及系统通信性能测试原理

2.1 M5模拟器

2.2 目标多核平台

2.3 系统通信性能测试原理

2.4 本章小结

第3章 系统通信性能测试平台的实现

3.1 系统通信性能测试平台结构

3.2 随机流量生成模块

3.3 伪程序生成模块

3.4 采样控制模块

3.5 本章小结

第4章 实验及测试结果分析

4.1 实验环境

4.2 试验结果及分析

4.3 本章小结

结论

参 考文献

攻读学位期间发表的学术论文

哈尔滨工业大学硕士学位论文原创性声明

哈尔滨工业大学硕士学位论文使用授权书

致 谢