多核架构下JTAG调试的研究与设计

摘要

随着多核处理技术的发展,单芯片上多核架构逐渐成为主流。在开发多核SoC芯片的过程中,由于内部集成的资源越来越多,越来越复杂,使得原来板间可以很好调试的信号大部变成芯片内部的信号,这增加了开发过程中出现问题时的调试难度。开发成本,就会增加time-to-market,使得产品的经济效益下降。因此,本文设计一种能够支持多核调试的方法来解决多核之间的调试问题,满足多核处理技术调试的需要。
　　本文在基于PowerPC476FP的四核平台上,展开了对多核JTAG调试方案的研究与设计。首先,给出了一种基于组分的同步触发调试机制。该机制可以对平台中的各个处理器进行分组。当平台中任何一个处理器触发了断点时,同组内的所有处理器将会同时强制进入调试状态,而其他组内的处理器则正常运行。其次,在基于PowerPC476的多核平台上,给出了一种多核多TAP的调试方法。该方法遵循IEEE1149.1标准,外部接口信号与IEEE1149.1标准要求的一致。该方法给各个核的trst信号加了前置逻辑,可以在同一时间内支持对单核或者组内所有核的调试。
　　然后,利用trace技术作为JTAG调试在实时调试方面的补充手段。基于对多核调试管脚资源紧张的考虑,采用了一种多路选择的方法。该方法将平台内各个核的trace模块通过多路选择器来选择输出,避免了多核平台中每个处理器都有自己的一套输出管脚。另外,增加了一个相反时钟极性的选择信号,可以避免数据的错误采集。
　　最后,本文进行了仿真验证,结果证明了该触发机制和多核多TAP连接方法功能的正确性,实现了多核JTAG调试设计,并且减缓了多核trace管脚资源紧张的问题。

目录

多核架构下JTAG调试的研究与设计

ANALYSIS AND DESIGN OF JTAG DEBUG UNDER MULTICORE ARCHITECTURES

摘要

ABSTRACT

目录

第1章 绪论

1.1 引言

1.2 课题背景和意义

1.2.1 嵌入式系统的可调试性

1.2.2 多核SOC发展对调试架构的影响

1.2.3 多核嵌入式调试技术的挑战

1.3 多核调试技术的国内外研究现状

1.4 课题主要研究内容

1.4.1 课题应用背景

1.4.2 课题研究内容

1.5 本文组织结构

第2章 多核JTAG调试技术研究

2.1 JTAG技术简介

2.1.1 JTAG的边界扫描技术

2.1.2 JTAG寄存器

2.1.3 TAP控制器

2.1.4 JTAG电路结构

2.2 基于JTAG的多核调试方法研究

2.2.1 菊花链（daisy-chain）连接

2.2.2 TLM（TAP Linking Module）连接方法

2.2.3 并行多TAP控制器互连调试

2.3 本章小结

第3章 PowerPC476四核平台JTAG调试方案的研究与设计

3.1 PowerPC476多核平台介绍

3.1.1 PowerPC多核平台系统

3.1.2 PLB总线简介

3.1.3 多核平台主要配置参数

3.2 PowerPC476多核调试方案

3.2.1 多核JTAG同步调试方案

3.2.2 PowerPC476多核同步调试原理

3.2.3 与指令流水有关的多核调试原理

3.2.4 PowerPC476多核多TAP调试方案

3.3 PowerPC476的多核调试验证

3.4 本章小结

第4章 多核实时Trace的研究与设计

4.1 Trace调试原理研究

4.1.1 Trace系统工作原理

4.1.2 Trace的事件识别与触发

4.1.3 Trace的外部接口

4.1.4 片上Trace逻辑与总线分析

4.2 多核Trace的调试方案

4.3 Trace的程序代码重建复现

4.4 本章小结

结论

参考文献

作者在学期间取得的学术成果

哈尔滨工业大学硕士学位论文原创性声明及使用授权说明

致谢

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