高可靠微处理器定时器及中断控制器研究

摘要

本文首先探讨了高可靠微处理器在RTL，级设计时应考虑的加固策略；同时，重点研究分析了三模冗余技术、时空三模冗余技术和EDAC技术。接着，运用这三种技术对R80515微处理器的定时器进行加固设计。在ModelSim SE中对加固后的定时器的可靠性进行仿真测试。在Xilinx ISE中综合实现，分析加固后定时器的面积开销和时间开销。综合考量各个方面后，选出加固定时器的最佳技术。最后，重点研究了有限状态机的加固技术，并对中断控制器中的有限状态机进行了加固分析。

目录

文摘

英文文摘

声明

第1章绪论

1.1研究背景

1.2研究现状

1.2.1国外研究现状

1.2.2国内研究现状

1.3微处理器可靠性设计的常见技术

1.3.1从工艺的角度

1.3.2从电路设计的角度

1.3.3从微体系结构设计的角度

1.3.4从软件设计的角度

1.4本文的研究目标与研究方法

1.5本文的组织结构

第2章高可靠微处理器设计的关键技术研究及其可靠性理论分析

2.1引言

2.2微处理器设计的保护策略

2.2.1时序电路的保护策略

2.2.2组合电路的保护策略

2.2.3有限状态机的保护策略

2.3三模冗余技术

2.3.1三模冗余技术基本思想

2.3.2三模冗余技术的分析

2.3.3三模冗余技术的改进

2.4检错纠错编码（EDAC）技术

2.4.1 EDAC技术思想简介

2.4.2奇偶校验码和海明码

2.4.3 EDAC技术性能分析

2.4.4 EDAC技术的改进

2.5三模冗余技术与EDAC技术对比

2.6 VHDL与VerilogHDL

2.6.1硬件描述语言概要

2.6.2 VerilogHDL和VHDL的比较

2.6.3 VerilogHDL目前的应用情况和适用的设计

2.6.4采用VerilogHDL设计复杂数字电路的优点

2.7本章小结

第3章定时器的加固策略研究

3.1引言

3.2定时器2的功能

3.2.1 16位可捕获的定时器/计数器

3.2.2 16位自动装入时间常数定时器/计数器模式

3.2.3定时器2的具体工作方式

3.3定时器2的结构组成分析

3.4定时器加固技术研究

3.4.1三模冗余技术加固定时器实现

3.4.2时空三模冗余技术加固定时器实现

3.4.3 EDAC技术加固定时器实现

3.5加固后的性能面积比

3.6本章小结

第4章中断控制器的加固策略研究

4.1引言

4.2中断控制器的功能

4.2.1中断源

4.2.2外部中断

4.2.3定时器中断

4.2.4串行通信中断

4.2.5中断优先级

4.2.6中断寄存器冲突

4.2.7中断应答周期

4.2.8中断延迟

4.3中断源硬件结构图

4.4中断控制器中的FSM加固策略

4.4.1 FSM的结构

4.4.2状态编码方式

4.4.3加固同步FSM的策略

4.4.4中断控制部件的FSM修改方案

4.5本章小结

结论

参考文献

攻读硕士学位期间发表的论文和取得的科研成果

致谢