基于高速缓存的图像采集及传输技术设计研究

摘要

随着图像采集及传输技术的高速发展，大量的数字化图像信息已经遍布在科学研究、航空航天、交通、数码产品、机器视觉等领域，所以为了解决图像数据存储速度和容量问题，本设计选择DDR3 SDRAM存储器缓存CMOS图像数据；从时序控制方面考虑，FPGA芯片的硬件资源比较丰富，且拥有较高的时钟频率，能够以快速高效的方式对时序逻辑电路和复杂的组合逻辑电路进行控制，所以为了实现大容量、高速率的图像采集及传输，本课题采用FPGA与DDR3 SDRAM相结合的设计方案进行设计。
　　本文所研究的图像采集及传输技术主要针对型号为 MT18JSF25762AY-1G1的DDR3 SDRAM存储器进行设计，这是Micron公司推出的一款产品。本文研究的内容主要包括FPGA硬件电路设计和FPGA程序设计。
　　本文首先对主要器件 MT18JSF25762AY-1G1的工作原理、工作过程及工作时序给出详细介绍。随后从硬件电路设计和程序设计两个方面分别阐述设计过程。在硬件电路方面，考虑到存储的速度、带宽、大数据量及设计复杂程度，我们选择DDR3 SDRAM和Cameralink协议相结合的设计方案，并分析了设计的整体结构及主要器件选型。接下来分别介绍了FPGA最小系统电路、CMOS图像传感器驱动电路、DDR3 SDRAM接口电路及Cameralink接口电路的实现过程；在FPGA程序设计方面，本文主要介绍了FPGA程序设计的开发环境和开发语言，实现了DDR3 SDRAM存储器控制器设计，该控制器采用Altera公司最新的ATLMEMPHY高速存储器接口方案实现DDR3 IP核设计，此外对DDR3 SDRAM控制器用户接口逻辑驱动、CMOS图像传感器逻辑驱动及Cameralink逻辑驱动进行设计和验证，并采用片上FIFO设计方案以解决数据传输过程中速度匹配和跨时钟域问题，最后根据JESD79-3A存储器规范标准利用Modelsim仿真工具对整个设计进行仿真和验证，从而分析了高速、大容量数据存储到低速器件的实现原理。

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第1章 绪论

1.1 本课题研究的背景

1.2 本课题的国内外研究现状

1.3 本课题研究的意义

1.4 本课题的内容及结构

第2章DDR3 SDRAM存储器的基本理论

2.1 DRAM存储器的发展

2.2 DRAM存储器的基本结构与特性

2.3 DDR3 SDRAM存储器的基本结构

2.4DDR3 SDRAM存储器的技术特征

2.5DDR3 SDRAM存储器的命令分析

2.6DDR3 SDRAM存储器的工作过程

2.7 本章小结

第3章 图像采集及传输技术的硬件电路设计

3.1 图像采集及传输技术结构简介

3.2 FPGA芯片的选型

3.3 CMOS图像传感器CYII5FM1300AB驱动电路设计

3.4 FPGA最小系统电路设计

3.5DDR3 SDRAM存储器接口电路设计

3.6 Cameralink接口电路设计

3.7 图像采集及传输技术的速度匹配

3.8 本章小结

第4章 图像采集及传输技术的程序设计

4.1 FPGA程序设计开发环境及开发语言

4.2 FPGA的程序结构

4.3 CMOS图像传感器CYII5FM1300AB逻辑设计

4.4 读写FIFO的逻辑设计

4.5DDR3 SDRAM控制器的逻辑设计

4.6 Cameralink接口的逻辑设计

4.7本章小结

第5章 图像采集及传输技术的验证与分析

5.1 验证流程

5.2 实时性分析

5.3 验证分析

5.4 本章小结

结论

参考文献

攻读硕士学位期间发表的论文及取得的科研成果

致谢