基于CoStarⅡ的异构多核DSP设计与实现

摘要

随着通信与多媒体技术的发展，人们对处理器性能提出了更高的要求。但是单核处理器由于功耗及复杂度的限制难以满足日益增长的应用需求。随着集成电路制造工艺水平的迅猛提高，片上多核处理器已成为微处理器的发展趋势。 本文设计了一款基于CoStarll DSP的片上异构多核DSP。它集成了四个精简版CoStarll DSP内核及一个RISC CPU内核；每个内核拥有自己的私有存储器；所有内核共享一个数据存储器；四个DSP内核可动态使用一个共享程序存储器；各内核之间可通过邮箱、信号量及中断等多种机制进行通信与同步。 为实现上述异构多核DSP，本文主要进行了如下工作：(1)研究了多核处理器系统特性的需求，对CoStarII DSP进行了精简，得到一个满足多核系统设计需要的精简版DSP内核。(2)设计了DSP内核的私有程序存储器和私有数据存储器。(3)设计了共享程序存储器。它既可以按段动态分配给各DSP内核作为私有存储器的扩展，又可以实现子程序代码的共享。(4)设计了多体并行结构的共享数据存储器。该共享数据存储器支持多体并行访问和交叉访问，结合邮箱或信号量能够快速实现内核间数据传递与同步，实现共享变量通信机制，易于实现任务的流水处理。(5)提出了一种具有阻塞同步功能的邮箱群通信机制。在该通信机制中任意两个内核之间均有一对具有阻塞同步功能的邮箱。该邮箱除了具备普通邮箱的功能外，还具备自动阻塞同步的功能。当使用阻塞式访问时，它既能传递信息，又能够实现同步功能，同时还能够降低功耗。各内核利用这种邮箱可以简便地传递一些重要的信息。(6)设计了内核间的中断控制通道。(7)给出了该异构多核DSP常用的任务划分与编程模式。(8)在该异构多核DSP上进行JPEG并行解码程序的开发，并通过了FPGA验证。测试表明，该异构多核DSP具有编程模式简洁，易于提高任务执行并行度的优点。DC综合显示，该异构多核DSP电路规模约为300万门。

目录

文摘

英文文摘

论文说明：图表目录

声明

第一章绪论

1.1研究背景

1.1.1集成电路发展趋势

1.1.2 DSP的发展历史及趋势

1.1.3多核DSP的提出

1.2研究现状

1.2.1国际研究现状

1.2.2国内研究现状

1.3研究意义

1.4论文的主要工作及贡献

1.4.1论文的主要工作

1.4.2论文的主要贡献

1.5论文结构

第二章多核处理器系统概述

2.1多核处理器系统的分类

2.1.1同构多核处理器

2.1.2异构多核处理器

2.2多核处理器的存储结构

2.2.1集中式

2.2.2分布式

2.3通信机制

2.3.1共享变量

2.3.2消息传递

2.4互联结构

2.4.1总线结构

2.4.2交叉开关

2.4.3片上网络结构

2.5多核系统的性能评价方法

2.6本章小结

第三章异构多核DSP总体架构

3.1 CoStarⅡ DSP简介

3.2 RISC CPU简介

3.3异构多核DSP总体架构介绍

3.4本章小结

第四章异构多核DSP系统设计

4.1 CoStarⅡ DSP内核精简

4.2私有数据存储器设计

4.2.1 CoStarⅡ DSP的DM总线的读／写时序

4.2.2单端口存储器的读／写时序

4.2.3存储器地址端口RAW冲突

4.2.4消除存储器地址端口RAW冲突的写缓冲器

4.3私有程序存储器设计

4.4共享程序存储器设计

4.4.1程序存储器利用率上的矛盾

4.4.2分段分配策略

4.4.3逻辑地址至物理地址的映射

4.4.4程序段共享

4.4.5共享程序存储器结构

4.5共享数据存储器设计

4.5.1访问共享数据存储器的冲突类型

4.5.2降低访问访存冲突的策略

4.5.3多体并行的存储结构

4.5.4交叉开关矩阵

4.5.5访问优先级

4.5.6多行式仲裁器

4.6阻塞式邮箱设计

4.6.1阻塞式邮箱的优点

4.6.2 FIFO设计

4.6.3单个邮箱

4.6.4邮箱群设计

4.7硬件信号量设计

4.7.1信号量的作用

4.7.2软件信号量的缺点

4.7.3硬件信号量的实现

4.8内核间中断通道设计

4.8.1 DSP中断机制

4.8.2 RISC CPU中断机制

4.8.3系统内部的中断实现

4.9特殊功能寄存器堆

4.10本章小结

第五章异构多核DSP的软件开发

5.1任务处理基本思想

5.2任务分配的基本类型

5.2.1数据并行模式

5.2.2任务并行模式

5.2.3流水线并行模式

5.3编程模型

5.3.1数据并行模型

5.3.2共享变量模型

5.3.3消息传递模型

5.4系统启动模式

5.5本章小结

第六章异构多核DSP系统的验证

6.1仿真验证

6.1.1模块级验证

6.1.2系统级验证

6.2 FPGA验证

6.2.1验证平台简介

6.2.2验证流程

6.2.3 FPGA验证结果

6.3 FPGA综合结果

6.4逻辑综合结果

6.5 JPEG并行解码的软件实现

6.5.1 JPEG简介

6.5.2多通道JPEG码流解码

6.5.3单通道JPEG码流并行解码

6.6性能分析

6.7本章小结

第七章总结与展望

参考文献

附录硕士研究生期间发表论文情况

致谢