基于数据块统计的SOC测试数据压缩编码机制研究

摘要

集成电路得益于半导体制造工艺的快速提高，进入了高速发展时期，SOC是集成电路的新型表现形式，它采用第三方提供的IP核复用技术，将各个功能不同的传统集成芯片整合，芯片尺寸缩小，功能增加，电路复杂度越来越高。而庞大的电路不但造成了测试数据量的迅速增加，同时也导致了集成电路在测试上的困难。使用传统自动测试设备（ATE）的方法已不能满足日益增长的电路规模和电路故障侦测，SOC测试数据压缩编码方式是一种很好的解决测试数据量过大的问题。
　　经过这么多年的研究，现有许多经典的SOC测试数据压缩编码，如基于统计的霍夫曼编码、变长到变长的FDR编码、Golomb编码、游程编码和PRL编码等高效的SOC测试压缩编码方法。每种编码方式都有不同的优点，但缺点是对于测试数据整体的压缩效果不太高，本文针对以上压缩编码进行深入研究和分析，结合测试数据中大量的无关位，提出了新的压缩编码算法，经过对SOC测试电路进行压缩分析，对比较以上编码算法有更高的压缩率。本文要做的工作：
　　（1）提出了一种新的编码压缩方式—基于固定数据块统计的SOC测试数据压缩编码FBS（Based on the fixed block compression coding block of data statistics）。FBS基于测试向量的无关位和数据块之间的相容性，对测试数据中存在的无关位按照编码算法进行动态赋值，统计改变无关位后的定长重复数据块或者反向相容数据块的次数，然后结合FBS编码算法将所有连续的重复统计的数据块原码组合成一个编码字，完成SOC测试数据的压缩。
　　（2）提出了一种基于变长数据块统计的SOC测试数据压缩编码VBS（Based on variable length data compression coding block statistics）。VBS在每次压缩过程中对测试数据中的无关位按照编码规则进行动态赋值，对一定范围内的不同长度数据块或者反向相容块分别进行统计，并结合一定的编码规则计算相应的压缩率，最终在所有不同的数据块中选出最佳压缩率的数据块长度，作为一次压缩标准进行压缩，迭代上述过程，完成SOC测试数据的压缩。
　　为了验证FBS编码算法和VBS编码算法的具体压缩效果，本文通过java语言模拟压缩电路，实现FBS编码和VBS编码的仿真，用ISCAS89基准电路进行实际效果压缩测试，ISCAS89电路包含电路s5378、s9234、s13207、s15850、s38417、s38584六种，测试的结果表明FBS编码算法和VBS编码算法都有很好的压缩效果。

目录

声明

1 绪论

1.1 课题研究背景

1.2 课题研究现状

1.3 论文研究内容

1.4 论文结构

2 SOC测试及相关压缩编码算法分析

2.1 SOC测试简介

2.2经典的SOC测试数据压缩编码分析

2.3 总结

3 基于固定数据块统计的SOC测试数据压缩编码设计

3.1 相关压缩编码PRL编码分析

3.2基于固定数据块统计的编码字设计

3.3 数据块重复次数编码表设计

3.4 编码算法

3.5 编码实例说明

3.6 仿真结果

3.7小结

4 基于变长数据块统计的SOC测试数据压缩编码设计

4.1基于变长数据块统计的编码字设计

4.2 数据块长度位k值变化说明

4.3 编码算法

4.4 编码实例

4.5 仿真结果

4.6 结论

5 总结与展望

5.1 总结

5.2 展望

参考文献

致谢

攻读学位期间的科研成果