基于企业级路由器硬件系统的高速信号完整性分析与设计

摘要

路由器是互联网系统中的重要组成部分，是连接因特网中局域网和广域网的设备，它可以根据信道实际的情况选择最合适的路径。目前路由器已经广泛应用在各行各业中，路由器转发的能力，很大程度上决定了整个网络的性能。
　　路由器的转发能力由网络吞吐量来决定，高性能的处理器芯片和先进的路由算法是保证路由器性能的基本条件。随着半导体工业按照摩尔定律快速发展，转发芯片的工作速率越来越高，文章介绍的这款企业级路由器的处理芯片为Freescale Power QUICC产品线的双核通信处理器，实时时钟达到125MHz，这给高速高密度的电路设计带来了各种挑战。信号完整性问题就是高速数字系统设计中最突出的问题。串扰，过冲，振铃这些看似简单的问题都可能引起时序的不满足，系统不稳定甚至导致系统无法工作。本文采用基于信号完整性分析的方法设计高速路由器的硬件系统，采用Cadence Allegro SPB16对单板布局和布线进行前端仿真，并设定约束规则，保证了单板的信号质量和稳定性。
　　本文首先介绍了基于飞思卡尔的P1025处理器和CPLD构成的高速路由器硬件平台。然后基于设计仿真结果和测试结果系统的阐述反射，振铃，时序等信号完整性问题，并提出解决方案。主要内容如下：
　　①根据需求分析设计路由器的架构，采用基于信号完整性分析的设计方法进行硬件电路的设计工作。
　　②分析路由器的硬件系统存在的信号完整性问题，并对关键的信号进行前端电路级仿真设计。
　　③介绍传输线的基本理论，定义高速信号及其完整性的基本问题，分析串扰，噪声以及时序问题产生的原理。从原理着手建立等效模型，分析时钟的拓扑结构，优化时钟走线，设计匹配电阻避免阻抗不连续造成的信号失真问题。
　　④针对速率较高的DDR3存储器的原理，设计基于信号完整性的电路和新的测试方法，保证DDR3在高速高温的专业实验下能够正常工作。
　　最后对高速路由器系统进行专业实验测试，通过反馈的结果进行原理图设计部分的改版，使单板的信号完整性达到最优化，系统在恶劣的条件下也能稳定工作。整个设计过程中采用了新的基于信号完整性的设计方法，并从原理图详细设计阶段开始制定信号测试的方法和策略，大大节省了设计周期，并保证单板的质量。

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1 绪论

1.1 研究背景及意义

1.2 国内外研究现状

1.3 论文研究内容及结构

2 企业级路由器主控板硬件系统的设计

2.1 企业级路由器的概述

2.2 高速主控电路硬件架构

2.3 企业级路由器硬件系统中信号完整性问题

2.4 本章小节

3 企业级路由器硬件设计新方法学

3.1 基于信号完整性的产品设计

3.2 基于信号完整性的电路设计

3.3 Cadence软件工具的应用

3.4本章小节

4 传输线基本理论及其信号完整性研究

4.1 传输线的基本结构

4.2 理想传输线上的信号传输

4.3 传输线上的反射和串扰分析

4.4 高速电路传输线设计

4.5 本章小结

5 高速信号的时序设计

5.1 时序设计概述与参数介绍

5.2 源同步时序设计

5.3 DDR3的时序分析与设计

5.4 CPLD的时序分析与设计

5.5 本章小结

6 硬件系统测试设计

6.1 可测试性设计（DFT）

6.2 采用眼图验证信号完整性

6.3 DDR3测试

7 实验总结及工作展望

7.1 实验总结

7.2 工作展望

致谢

参考文献

附录