School of Electrical Engineering Sharif University of Technology, Tehran, Iran;
School of Electrical Engineering Sharif University of Technology, Tehran, Iran;
School of Electrical Engineering Sharif University of Technology, Tehran, Iran;
School of Electrical Engineering Sharif University of Technology, Tehran, Iran;
clock recovery; PLL; phase locked loop; communication systems;
机译:通过环路轨迹分析的PLL设计技术,将决策电路的相位裕量考虑在内,适用于超过10Gb / s的时钟和数据恢复电路
机译:通用时钟,时钟转发和时钟数据恢复方法可设计不同的拓扑
机译:eCDR-PLL,一种耐辐射的ASIC,用于时钟和数据恢复以及确定性相位时钟合成
机译:使用PLL设计高性能时钟恢复方法
机译:使用自适应带宽混合PLL / DLL设计稳健的时钟和数据恢复。
机译:逆相高性能液相色谱设计方法的分析质量:方法开发优化验证和稳定性指示方法
机译:eCDR-PLL,一种耐辐射的ASIC,用于时钟和数据恢复以及确定性相位时钟合成