Area-Efficient; BEC; Boolean Logic; Carry Select Adder;
机译:基于低功耗和区域高效的半加法器选择加法器设计使用常见的布尔逻辑进行处理元素
机译:利用3T-XOR门和通用布尔逻辑的面积和功率有效方根进位选择加法器设计
机译:使用逻辑优化技术进行携带选择加法器的区域高效VLSI架构的设计
机译:通过通用布尔逻辑进行进位选择加法器设计的高效SQRT架构
机译:高速条件进位选择加法器的仿真与分析。
机译:量子点元胞自动机中高效全加器的设计
机译:使用零查找逻辑的平方根进位选择加法器的高效区域VLSI架构
机译:定期,区域有效的Carry-Lookahead加法器