Wireless communication; Latches; Microprocessors; Computer architecture; Dynamic range; CMOS technology; Signal to noise ratio;
机译:低功耗二进制加权电流控制DAC的故障抑制和SFDR增强技术
机译:具有48dB SFDR的10位DC-20 GHz多归零DAC
机译:在90 nm CMOS中以50 MS / s的速度运行58.4 dB SFDR的10位电流模式SAR ADC的设计和验证
机译:具有> 66 dB SFDR的1.8V 8位500 MSPS分段电流控制DAC
机译:具有48dB SFDR的10位DC-20 GHz多归零DAC
机译:具有集成DAC校准和电荷平衡的CMOS电流控制神经刺激阵列
机译:具有> 48-DB SFDR的10位DC-20-GHz多返回零DAC