Phase locked loops; Phase noise; Voltage-controlled oscillators; Power demand; DC-DC power converters; Resistors;
机译:具有线性采样器和CDAC基数分数的分数-N参考采样PLL
机译:具有前馈多音杂散消除方案的数字PLL在65 nm CMOS中实现<–73 dBc小数杂散和<–110 dBc参考杂散
机译:用于分数N PLL频率合成器的具有噪声滤波技术的快速自动频率和幅度控制LC-VCO电路
机译:一个基于3.2至3.8GHz频率的免校准基于混频器的双反馈分数N分频PLL,可实现–66dBc最坏情况的带内分数杂散
机译:小数N分频PLL的杂散抑制技术。
机译:基于3.2至3.8 GHz谐波混合器的双反馈分数-N PLL实现-65 dBc内部分数刺