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Test strategies for a 40 Gbps framer SoC

机译:40 Gbps成帧器SoC的测试策略

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摘要

This work describes DFT/DFD/DFM strategies implemented on a 40 Gbps framer chip. The device is a 1500 pin, over 10M gate SoC with multiple PLLs/DLLs and 2.5 GHz IOs. Some novel techniques were required to ensure quality and manufacturability. It also describes the various area and design complexity trade-offs that went into the design process.
机译:这项工作描述了在40 Gbps成帧器芯片上实现的DFT / DFD / DFM策略。该器件是一个1500引脚,超过10M的门SoC,具有多个PLL / DLL和2.5 GHz IO。需要一些新颖的技术来确保质量和可制造性。它还描述了设计过程中各个领域和设计复杂性之间的权衡。

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