codecs; parity check codes; field programmable gate arrays; parallel architectures; error correction codes; iterative decoding; computational complexity; irregular LDPC codec; single chip FPGA; low density parity check codec; parallel architecture; computational complexity; memory management; parity-check bits generation; error-correcting code; random generation method; iterative decoding;
机译:适用于IEEE 802.15.3c应用的5.79 Gb / s节能多速率LDPC编解码器芯片
机译:高通量不规则LDPC码的解码器架构的FPGA实现
机译:用于常规和不规则LDPC解码的低成本并行可扩展FPGA体系结构
机译:单芯片FPGA上不规则LDPC编解码器的设计
机译:SoC-FPGA中用于确保片上存储器安全的体系结构的设计和实现
机译:FPGA芯片上的MR图像处理模块的设计
机译:基于FPGA的单芯片解决方案,具有1线协议,用于设计智能传感器节点