Delay-Locked Loop (DLL); SoC; delay element; delay step; digital delay line; dynamic range; inverter; jitter;
机译:具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计,适用于高速和低功耗应用
机译:具有宽范围延迟锁环的脉冲宽度调制的低功耗和抖动延迟单元
机译:使用复制延迟线的全模拟多相延迟锁定环路,可实现宽范围操作和低抖动性能
机译:亚皮秒级抖动分辨率宽范围数字延迟线,用于SoC集成
机译:低抖动,宽锁定范围全数字锁相环和延迟锁相环的研究和设计。
机译:高分辨率CMOS延迟线的综述:亚皮秒抖动性能
机译:SoC系列的Sub-PicoSecond抖动分辨率范围数字延迟线