Asynchronous; FPGA; JTAG; RTL;
机译:基于r-FIFO的高速数据采集IOT体系结构模型的FPGA实现
机译:具有USB2.0高速接口的带加减FIFO的单数据位盲过采样数据恢复电路
机译:一个C2RTL框架,支持流应用程序的分区,并行化和FIFO大小调整
机译:RTL可综合异步FIFO的实现,可避免通过FIFO进行实际数据传输,从而传输数据
机译:使用异步FIFO作为弹性元素的多时钟域总线体系结构。
机译:惯性FIFO数据的准确采样时间重构
机译:在RTL数据路径中分配FIFO结构