In this paper we describe the hardware and software of a system which we have implemented to accelerate the physical design of gate arrays. In contrast to nearly all other reported approaches, our approach to hardware acceleration is to augment a single-user host workstation with a general-purpose microprogrammable slave processor having a large private memory. One or more such slaves can be attached. We have implemented placement improvement on the system, achieving a 20 x speedup vs. a high-level host implementation. We give performance results, which are comparable to those reported elsewhere for mainframe implementations.
在本文中,我们描述了为加速门阵列的物理设计而实现的系统的硬件和软件。与几乎所有其他已报道的方法相反,我们的硬件加速方法是使用具有大私有内存的通用微可编程从属处理器来扩展单用户主机工作站。可以连接一个或多个此类从站。我们已经在系统上实现了布局改进,与高级主机实现相比,实现了20倍的加速。我们给出的性能结果与大型机实施中其他地方报告的结果相当。 P>
机译:将现场可编程门阵列用于设计自动化任务的硬件加速
机译:基于空间布局和硬件加速的移动设备照片检索
机译:通过替代模型优化水动力涡轮机阵列布局
机译:门阵列布局的硬件加速
机译:现场可编程门阵列高效卷积神经网络加速的体系结构和自动化
机译:P01.077使用肿瘤治疗场(TTFields)优化胶质母细胞瘤治疗的阵列布局-倾斜阵列布局的使用超过了计算机仿真模型中默认的左右/前后位置
机译:使用现场可编程门阵列来加速设计自动化任务的硬件
机译:门阵列布局设计自动化的广义方法