Embedded Comput. Syst. Group, Vienna Univ. of Technol., Vienna;
asynchronous circuits; fault tolerance; logic design; logic testing; Muller C-Elements; asynchronous building blocks; asynchronous fault-tolerant clock generation scheme; elastic pipeline simulation; handshake-based flow control; multiple Byzantine fault-tolerant system failure; single metastable upset; single-event transients; transient pulse;
机译:严格建模自稳定的容错电路:片上系统的超鲁棒时钟方案
机译:异步逻辑中的刻度生成的容错算法:稳健的脉冲生成
机译:一种高效的基于ECC的身份验证方案对空间信息网络的时钟异步
机译:关于异步容错时钟生成方案中的稳定性
机译:延迟触发器(DFF)的亚稳定性会影响时钟和数据恢复(CDR)以及锁相环(PLL)电路。
机译:严格建模自稳定的容错电路:片上系统的超鲁棒时钟方案
机译:严格建模自稳定的容错电路:片上系统的超鲁棒时钟方案