Dept. of Comput. Eng., Rochester Inst. of Technol., Rochester, NY, USA;
cache storage; performance evaluation; 3-level cache hierarchy; SMT core; SMT processor; cache scheme; dynamic energy; leakage energy saving; scarce performance impact; Cost function; Delays; Mathematical model; Power demand; Program processors; Radiation detectors; Transistors; Cache hierarchy; Power Consumption; Simultaneous Multithreading;
机译:SMT处理器的阶段自适应缓存层次结构
机译:了解线程间缓存干扰对现代SMT处理器中ILP的影响
机译:了解线程间缓存干扰对现代SMT处理器中ILP的影响
机译:分区缓存方案对SMT处理器缓存层次结构的影响
机译:利用混合过程三维管芯堆叠技术来提高缓存的层次结构和可靠性。
机译:PPCS:渐进式普及感知缓存方案用于以信息为中心的网络中基于边缘的缓存冗余避免
机译:SMT处理器缓存中的动态容量速度