Gate-level reliability estimation; iterative PTM model; logical partition; macro-gate;
机译:基于带有混合编码的迭代PTM模型的电路可靠性估计
机译:基于PTM的门级电路良率计算方法
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机译:使用基于物理的设备级模型在数字电路中进行可靠性分析的可扩展方法。
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机译:基于CNTFET的逻辑电路的高效可靠性估计方法