一种适用于高速锁相环的鉴频鉴相器

摘要

对几种现有数字鉴频鉴相器(PFD)的性能缺陷进行了分析,提出了一种新型的单边鉴频的鉴频鉴相器,并通过了基于Hejian0.18umCMOS工艺的HSPICE模拟仿真验证。仿真结果表明,在1.8V电源电压和1GHz参考时钟的条件下,新的PFD结构不仅将死区减小到土10ps,而且工作频率可达到4.8GHz,适用于对速度和抖动性能有很高要求的锁相电路。