异质结构场效应晶体管、包括异质结构场效应晶体管的集成电路以及用于制造异质结构场效应晶体管的方法

摘要

一种异质结构场效应晶体管(HFET)，可以包括由第一半导体材料制成的第一层(3)和由第二半导体材料制成的第二层(4)。在第一层和第二层相互接触之处可以提供界面(8)，沿着所述界面(8)，二维电子气(2DEG)(9)被形成在与该界面直接相邻的第一层的一部分中。晶体管还进一步包括：栅极结构(6)，其用于控制沟道的电导；衬底层(1)，其由衬底半导体材料制成；以及电介质层(2)，其将第一层与衬底层分隔开。接触(7)可以包括在衬底层和第一层之间的电连接(70)。电连接可以包括穿过电介质层的通道(22)，所述通道填充有与第一层电连接的导电材料。

说明书

技术领域

本发明涉及一种异质结构场效应晶体管、包括异质结构场效应晶体管的集成电路以及用于制造异质结构场效应晶体管的方法。

背景技术

从国际专利申请公布WO 2005/079370中已知一种异质结构场效应晶体管。异质结构场效应晶体管包括获得高载流沟道的AlGaN/GaN界面。通过阻止或允许二维电子气的建立的至少一个栅极来操作双向开关，以形成用于双向开关的载流沟道。

从国际专利申请公布WO 2006/052052中已知一种半导体器件。该半导体器件具有由具有低电阻的n掺杂GaN(n-GaN)所制成的基板。在基板上形成漏电极。通过由AlN形成的绝缘层来覆盖半导体基板的顶表面，留下未被覆盖的表面。绝缘层的顶表面通过具有由n-GaN制成的下部半导体层和由AlGaN制成的上部半导体层的半导体层来覆盖。经由栅绝缘层，在上部半导体层的顶表面上形成由多晶硅制成的栅电极。由铝制成的源电极与上部半导体层的表面形成欧姆接触。然而，在该公布中公开的半导体器件的缺点在于，因为即使当在栅电极上施加负电压时，虽然描述的是获得了二维电子气(2DEG)，但是流动的电子没有被限定在2维区域中，而实际上在下部半导体层的整个厚度上从源极流动到漏极，所以半导体器件呈现出大的泄漏电流。

Ben-Yaacov等人的“AlGaN/GaN current aperture vertical electrontransistors”，Device research conference，2002.60^th DRC Conferencedigest jun 24-26，2002，Piscataway，NJ USA IEEE，p.31-32公开了一种AlGaN/GaN电流孔径垂直电子晶体管(CAVET)。该电流孔径垂直电子晶体管由通过绝缘层与漏区分隔开的源区构成。绝缘层包括填充有导电材料的窄孔径。肖特基栅直接位于该孔径上方，并且被用于调制通过该孔径的电流。

然而，在该“Ben-Yaacov”的公布中公开的器件的缺点在于，在操作中，其呈现出相对较高的电阻性损耗，并且高的泄漏电流不能对处于关断状态构造的器件进行操作，直到击穿源-漏电压。

发明内容

本发明提供一种如在所附权利要求中描述的异质结构场效应晶体管、包括异质结构场效应晶体管的集成电路以及用于制造异质结构场效应晶体管的方法。

本发明的特定实施例将在从属权利要求中进行阐明。

通过参考在下文中说明的实施例，对本发明的这些和其他方面进行说明，并且实施例使本发明的这些和其他方面变得明显。

附图说明

参考附图，对仅仅作为示例的本发明的实施例和方面进行描述。

图1示意性地示出异质结构场效应晶体管的实施例的第一示例的横截面图。

图2示意性地示出异质结构场效应晶体管的实施例的第二示例的横截面图。

图3示意性地示出异质结构场效应晶体管的实施例的第三示例的横截面图。

图4示意性地示出异质结构场效应晶体管的实施例的第四示例的横截面图。

具体实施方式

参考图1-4，在此示出异质结构场效应晶体管(HFET)的示例，其中所述异质结构场效应晶体管还可以被称为高电子迁移率晶体管(HEMT)。如在示例中所示出的，HFET可以包括一个或多个第一接触5，HFET可以进一步包括第二接触7。例如，HFET可以被实施为能够以高电压来控制电流的大功率开关，其中，所述高电压是例如50V或更高的电压和/或1000V或更小的电压。

HFET可以包括将第一接触5连接到第二接触7的异质结结构。如所示出的，异质结结构可以包括由第一半导体材料制成的第一层3和由第二半导体材料制成的第二层4。可以存在界面8，在所述界面8处第一层3和第二层4相互接触，沿着界面8，可以在与界面8直接相邻的第一层3的一部分中形成二维电子气(2DEG)9。如在图中所示出的，层3、4和界面8可以基本上是平坦的，并且被定向为与晶片(其在图1中由单个衬底层1来构成，但是也可以包括多个层)的顶表面平行。如在示例中所示，第一接触5和第二接触7可以电连接到异质结结构，以便将电信号从第一接触传送到第二接触，或者将电信号从第二接触传送到第一接触。例如，第一接触5和第二接触7可以是欧姆接触，或者是其他适当的接触类型。如在示例中所示，在接触5和第一层3之间，可以存在一个或多个其他层(在该示例中为第二层4)。例如，其他层可以是隧穿层，其允许经由电荷载流子隧穿通过所述其他层而在接触5和第一层3之间进行传导。例如，第二层4可以是AlGaN层，其处于接触5和第一层3之间，具有大约300埃的厚度。接触5还可以直接与第一层3接触，并且，例如，可以被提供在第二层4的凹进中(例如，通过蚀刻第二层4，并且然后沉积接触层或/和通过热扩散生成接触层)。

如所示出的，HFET可以包括栅极结构6，经由该栅极结构6可以控制通过异质结结构的路径的电导。

在该示例中，栅极结构6包括栅极层，其通过电介质层10而与第二层4分隔开。例如，电介质层10可以由Si₃N₄、SiO₂或其他合适的绝缘体类型来形成。栅极层可以与第二层4和/或第一层3电容性地接触。可替选地，栅极结构6可以与第二层或第一层3直接接触，以形成肖特基型势垒。在该种情况下，栅极结构6例如可以包括多层结构。例如，该多层结构可以包括两个或更多金属层，诸如Ti/Au或Ni/Au或Pt/Ti/Au或Pt/Au的多层。

如所示出的，可以在由包含硅的衬底半导体材料制成的衬底层1上提供异质结结构。可以存在电介质层2，其将第一层3与衬底层1分隔开。例如，电介质层2可以是诸如Fe掺杂的GaN的半电阻性层，或者是诸如Mg掺杂的GaN的半电阻性p型层。如所示出的，第二接触7可以包括在衬底层1与第一层3之间的电连接70。例如，电连接可以延伸通过穿过电介质层2的通道22。例如，通道22可以被填充有导电材料，以形成电连接70，所述电连接70与第一层3电连接。

因为衬底层1与第一层3分隔开，所以从第一层到衬底层1的泄漏电流将被减小。此外，因为可以在层1-4的纵向方向上将第二接触7定位为与栅极结构6直接相邻，或者使其在纵向方向上与栅极结构6重叠，所以可以减小HFET的尺寸。

第一层3和第二层4可以以适合于特定实施例的任何方式来实现，并且可以由适合于形成异质结的任何半导体材料来制成。例如，第一层3可以由非故意掺杂的半导体材料来制成。由此，第一层3可以提供高电阻率，并且可以减小在关断状态中的HFET的泄漏电流。在不受任何理论限制的情况下，可确信的是，高电阻率将2DEG 9的电子限制在界面8处的第一层3的薄层状区域内，由此限制通过远离界面8的第一层3的部分进行的泄漏。此外，2DEG可以提供高的薄层载流子密度(例如，可高达8×10¹²cm^-2或更高)，并且可以具有高的电子迁移率(例如，在1.6×10²cm²/V或更高的范围内)。此外，2DEG可以具有低的导通状态电阻，例如，可以获得低达3m.OhmCm²或更小的电阻。例如，第一层3可以具有3微米或更小的厚度，诸如2微米或更小。例如，第二层4可以具有小于0.1微米的厚度，诸如20nm到30nm的几十纳米。

例如，第一层3和/或第二层4可以由在由III族氮化物材料、二元III族氮化物材料、三元III族氮化物材料、四元III族氮化物材料、GaN、AlGaN(例如，具有20％或更多和/或30％或更小的浓度)、InGaN、外延生成材料构成的组中的一个或多个材料制成。第二半导体材料具有与第一半导体材料的带隙不同的带隙。因此，如在本领域中公知的，在界面8处的带隙将弯曲，并且将获得其中形成了2DEG 9的势阱。

应该注意到，2DEG 9也可以使用其他的机制来形成。例如，第二半导体材料可以具有与第一半导体材料的晶格常数不同的晶格常数，并且第一半导体材料可以在横向方向上呈现出从界面向衬底层的压电极化现象。因此，由于不同的晶格常数，第一半导体材料将是有应力的或应变的，并且在界面8处第一层3被充电。由此，在界面8处的电子密度可以增加。

栅极结构6可以以适合于特定实施例的任何方式来实现。如在图1-4的示例中所示出的，栅极结构6可以被提供在第二层4的与界面8侧相对的一侧，其中，在所述界面8处，第二层4与第一层3相接触。栅极结构6可以通过例如由氮化硅或氧化硅制成的电介质层10而与第二层4分隔开，并且可以与第二层4电容性地接触。例如，栅极结构6可以由导电材料或者可选地提供有适当掺杂的诸如多晶硅的半导体材料来制成，所述导电材料例如包括：诸如包括Ti、Al、Ag、Cr、W、Pt、Ni、Pa或In的化学化合物或合金的金属。

如图2中所示，栅极结构6可以包括如下的部分：其在与第二层4的界面侧表面平行的纵向方向上，被定位为与限定通道22的电介质层2的边缘直接相邻。由此，对于更高频率的操作而言可以减小栅极电容，和/或可以改善转换能力(例如，切换时间)。

如图1、3-4中所示，栅极结构6可以包括如下的部分：其在通道22上方的纵向方向上延伸。由此，可以更加容易地制造HFET，并且可以提高HFET的击穿电压。

通道22可以以适合于特定实施例的任何方式来实现。例如，可以利用具有比第一半导体材料的传导率更高的传导率的导电材料来填充通道22。由此，可以减小泄漏电流。例如，导电材料可以是掺杂的半导体材料，而第一层由非有意掺杂的半导体材料来制成。

例如，可以利用例如n型掺杂的掺杂材料来填充通道22，使其具有高传导性，而可以将第二层4非有意地掺杂，使其具有高电阻性。由此，当栅极接触被偏置，例如被以5V或更小的负电压来进行偏置时，可以减小泄漏电流。

例如，如图所示，通道22可以延伸穿过电介质层2，并且可选地穿过第一层3。例如，如图1和图2中所示，通道22可以与第一层3的底侧直接接触(例如，第一层3的与电介质层2接触的侧)。可替选地，如图3和图4中所示，通道22可以与2DEG 9直接连接。例如，通道22可以延伸穿过第一层3，直到界面8，以与2DEG 9直接接触。由此，流经2DEG 9的电流将优选地流过通道22。因此，可以减小泄漏电流。

通道22可以以适合于特定实施例的任何方式来实现。例如，可以首先提供通道22延伸经过的层。然后，例如，通过选择性地蚀刻所述层来提供穿过所述层的通道22。然后，可以在通道22中生长合适的材料。由此，材料将不会横向地生长。因此，在传导性的通道22和通道延伸经过的层之间可以获得突变过渡。

例如，可以使用诸如金属有机化学气相沉积(MOCVD)或分子束外延(MBE)工艺的合适的外延工艺来在通道中生长材料20、21。例如，可以利用例如从侧壁20、21向内水平生长的材料来填充通道22，例如，所述向内生长可以是在第一方向上从第一侧壁20到通道的内部，以及在与第一方向不同的第二方向上从第二侧壁21到通道的内部。应该理解，在附图中，所示的侧壁20、21是互相面对的侧壁。应该注意到，在图中，将侧壁20、21示为彼此面对的相对的侧壁。然而，明显的是，侧壁20、21可以是限定通道22的连续侧壁的不同定向的部分，诸如圆柱形侧壁的不同部分。

在提供了通道22之后，例如，通过外延，在通道22中的材料还可以垂直的生长，例如从通道的底部(例如，通过图2中的基础层13和通过图3的示例中的顶层11形成的)向着通道22的顶部生长。

衬底半导体材料可以包括由SiC、掺杂或未掺杂的Si、外延生长材料、结晶材料、多晶材料构成的组中的一个或多个材料。然而，可以以其他的方式来获得穿过通道22的电连接。例如，电介质层2可以由高电阻性半导体材料来制成，在通道中的所述高电阻性半导体材料提供有掺杂剂。例如，电介质层2可以由GaN制成的层来实现，在通道22外部的GaN是Fe掺杂的或未掺杂的，而在通道22中的GaN提供有Si掺杂。

电介质层2可以以适合于特定实施例的任何方式来实现，并且可以由任何适当的绝缘材料来制成。例如，电介质层2可以由氧化硅、氮化铝以及外延生长材料组成的组中的材料制成。例如，电介质层2可以包括氧化硅层或氮化铝层，其将第一层3与衬底中的(多晶)晶体硅层分隔开。电介质层2还可以是半电阻性层或p型半传导性层。例如，如图4中所示，例如，在第一层3是高电阻性的情况下，电介质层2还可以并入在第一层3中。

例如，如图1中所示，衬底层1可以由绝缘材料制成，并且形成晶片的体材料。然后，电连接70可以延伸穿过衬底层，直到衬底层1的背侧。由此，可以以相对简单的方式来将HFET连接到另一衬底上的器件。

然而，衬底层1可以是适合于特定实施例的任何类型的衬底层。例如，如图2所示，衬底层1可以是层压层，并且包括顶层11、在顶层11的第一侧处的基础层13，以及可选地，在顶层11和基础层13之间的一个或多个中间层12。例如，衬底层1可以包括作为基础层13的碳化硅层和作为顶层11的硅层。然后，通过电绝缘的接合层，可以将硅层接合到碳化硅层。如图2中所示，第一层3可以提供在硅层上，以及例如通过电介质层2与顶层11分隔开，或者如图4中所示，被定位为与顶层11直接相邻。

例如，连接70可以将第一层3连接到层压衬底层1的基础层13上。然而，可替选地，连接70可以将第一层3连接到衬底层的另一层，例如，连接到顶层11(如图3所示)或者连接到相应的中间层12上。例如，然后电介质层2可以将层压衬底层的顶层11与第一层3分隔开，同时，通道22可以延伸穿过电介质层2和衬底层1的层11、12，其中，所述层11、12将基础层13与电介质层分隔开。虽然没有示出，明显的是，例如，在图2中的基础层13之下或者在HFET的接触5、6之上，还可以存在其他层。同样，例如，在衬底层由诸如多晶碳化硅的碳化硅制成的情况下，电介质层2可以是氧化硅。

同样，例如，电介质层2可以由与第一层3相同的材料来制成，并且，例如，可以由高电阻性或半绝缘半导体材料来制成，所述材料未被有意地掺杂或者利用电阻增加的掺杂剂来进行掺杂。例如，电介质2可以由例如用Fe或Mg掺杂的GaN来制成。

电介质层2和第一层3可以由相同的材料来制成，并且可选地具有不同的掺杂。例如，如图4中所示，第一层3可以是与电介质层2相同的层。例如，第一层3可以由诸如未掺杂的GaN或非有意掺杂(nid)GaN的高电阻性半导体材料来制成。

如图3和图4所示，电连接70可以延伸穿过第一层3。因此，第二接触7可以包括第一层3的区域，该区域提供有比该区域之外的第一层的部分更高的传导率，例如，通过在限定电连接的区域中提供与该区域之外的掺杂不同的掺杂来实现。

在上述的说明书中，已经参考本发明实施例的特定示例来对本发明进行了描述。然而，显而易见的是，在不脱离如所附权利要求所述的本发明的精神和范围的情况下，可以对其进行各种的修改和变化。例如，晶体管可以作为包括一个或多个晶体管的集成电路的一部分。同样，虽然在附图中示出了横截面图，但是明显的是，晶体管可以例如具有圆形或矩形形状。同样，例如，还可以使用pn结隔离来执行衬底隔离。

然而，其他修改、变化和替选都是可能的。因此，说明书和附图被认为是说明性质的，而不是限制性的。

在权利要求中，任何处于括号之间的附图标记都不应该理解为是对权利要求的限制。单词“包括”不排除存在权利要求所列出的元件和步骤之外的元件和步骤。此外，单词“一个”不应该被理解为被限制为“仅有一个”，而是用于表示“至少一个”，并且不排除多个。在相互不同的权利要求中列举某些方式的事实不是表示这些方式的组合就不能提供优点。

权利要求书(按照条约第19条的修改)

1.一种异质结构场效应晶体管，包括：

第一接触(5)和第二接触(7)；

异质结结构(3、4、8、9)，所述异质结结构包括：

由第一半导体材料制成的第一层(3)；

由第二半导体材料制成的第二层(4)，以及

界面(8)，在所述界面(8)处，所述第一层和所述第二层相互接触，并且沿着所述界面(8)，二维电子气(9)被形成在与所述界面直接相邻的所述第一层的一部分中，用于将电信号从所述第一接触传送到所述第二接触，或者将电信号从所述第二接触传送到所述第一接触；

所述晶体管进一步包括：

栅极结构(6)，用于在所述第一接触和所述第二接触之间，控制穿过所述异质结结构的路径的电导；

衬底层(1)，其由衬底半导体材料制成；以及

电介质层(2)，其将所述第一层与所述衬底层分隔开；

所述第二接触包括在所述衬底层与所述第一层之间的电连接(70)，所述电连接包括穿过至少所述电介质层的通道(22)，所述通道被填充有与所述第一层电连接的外延掺杂的半导体材料，所述外延掺杂的半导体材料具有比所述第一半导体材料更高的传导率。

2.根据权利要求1所述的晶体管，其中，

所述通道(22)直接与所述二维电子气(9)相接触。

3.根据在前权利要求中的任何一项所述的晶体管，其中，

所述第一半导体材料未被有意掺杂。

4.根据在前权利要求中的任何一项所述的晶体管，其中，

所述栅极结构(6)提供在所述第二层(4)的与所述第二层(4)和所述第一层(3)相接触的界面侧相对的一侧，以及其中：

所述栅极结构(6)包括在与所述界面侧表面平行的纵向方向上被定位为与限定所述通道的所述电介质层的边缘直接相邻的部分，和/或

所述栅极结构包括在所述通道上方的、在所述纵向方向上延伸的部分。

5.根据在前权利要求中的任何一项所述的晶体管，其中，

所述通道(22)被填充有横向生长的材料或垂直生长的材料。

6.根据在前权利要求中的任何一项所述的晶体管，其中，

所述第二半导体材料具有与所述第一半导体材料的带隙不同的带隙。

7.根据在前权利要求中的任何一项所述的晶体管，其中，

所述第二半导体材料具有与所述第一半导体材料的晶格常数不同的晶格常数，以及

其中，所述第一半导体材料在从所述界面向所述衬底层(1)的横向方向上呈现出压电极化现象。

8.根据在前权利要求中的任何一项所述的晶体管，其中，

所述第一半导体和/或所述第二半导体材料包括由III族氮化物材料、二元III族氮化物材料、三元III族氮化物材料、四元III族氮化物材料、GaN、AlGaN、InGaN、外延生长材料构成的组中的一个或多个材料。

9.根据在前权利要求中的任何一项所述的晶体管，其中，

所述衬底半导体材料包括由SiC、掺杂或未掺杂的Si、外延生长材料、结晶材料、多晶材料构成的组中的一个或多个材料。

10.根据在前权利要求中的任何一项所述的晶体管，其中，

所述电介质层(2)由包括SiO₂、AlN、GaN、外延生长材料组成的组中的一个或多个材料的材料来制成。

11.根据在前权利要求中的任何一项所述的晶体管，其中，

所述第一层(3)具有3微米或更小的厚度，诸如2微米或更小。

12.根据在前权利要求中的任何一项所述的晶体管，其中，

所述电介质层(2)和所述第一层(3)由相同的半导体材料来制成，并且可选地具有不同的掺杂。

13.根据在前权利要求中的任何一项所述的晶体管，其中，

所述电介质层(2)由在所述通道(20)中提供有掺杂剂的半导体材料制成。

14.根据在前权利要求中的任何一项所述的晶体管，其中，

所述衬底层(1)是层压层，包括：导电基础层(13)、位于所述基础层与所述第一层之间的导电顶层(11)以及位于所述基础层和所述顶层之间的电绝缘中间层(12)。

15.根据权利要求14所述的晶体管，其中，

所述电连接(70)将所述顶层(11)或所述底层(13)电连接到所述第一层(3)。

16.根据在前权利要求中的任何一项所述的晶体管，其中，

所述衬底层(1)由绝缘材料来制成，以及

其中，所述电连接延伸穿过所述衬底层直到所述衬底层的背侧。

17.根据在前权利要求中的任何一项所述的晶体管，其中，

所述衬底(1)包括碳化硅层和硅层，通过电绝缘的接合层将所述硅层接合到所述碳化硅层，以及

其中，所述第一层(3)被提供在所述硅层上。

18.一种集成电路，包括：根据在前权利要求中的任何一项所述的至少一个晶体管。

19.一种用于制造异质结构场效应晶体管的方法，包括：

提供第一接触(5)和第二接触(7)；

提供异质结结构，所述异质结结构包括：

提供由第一半导体材料制成的第一层(3)；

提供由第二半导体材料制成的第二层(4)，以及

提供界面(8)，在所述界面(8)处，所述第一层和所述第二层相互接触，沿着所述界面(8)，在所述第一层的一部分中形成二维电子气(9)，用于将电信号从所述第一接触传送到所述第二接触，或者将电信号从所述第二接触传送到所述第一接触；

所述方法进一步包括：

提供栅极结构(6)，用于在所述第一接触和所述第二接触之间，控制穿过所述异质结结构的路径的电导；

提供衬底层(1)，所述衬底层(1)由衬底半导体材料制成；

提供电介质层(2)，所述电介质层(2)将所述第一层与所述衬底层分隔开；

提供在所述衬底层与所述第一层之间的电连接，所述电连接包括穿过所述电介质层的通道(22)，所述通道被填充有与所述第一层电连接的外延掺杂的半导体材料，所述外延掺杂的半导体材料具有比所述第一半导体材料更高的传导率。