MOSFET

摘要： 电池在串联成组使用时,由于制造工艺、工作环境不同等因素,电池之间荷电状态(SOC)和电压存在不一致的问题。为解决该问题提出了一种基于耦合电感型双层Cuk斩波电路电池均衡系统,用耦合电感代替非耦合电感,比传统Cuk斩波电路减少了元器件数量,降低了损耗,提高了均衡效率。同时,该均衡系统使用N沟道MOSFET,由同步触发脉冲PWM中一对互补信号控制。通过电路理论分析,设计了完整的均衡电路,最后在MATLAB/Simulink中进行仿真,结果验证了该均衡系统的高效性。

摘要： 东芝电子元件及存储装置株式会社(“东芝”)近日宣布,推出150V N沟道功率MOSFET——“TPH9R00CQH”。该器件采用最新一代[1]“U-MOSX-H”工艺,适用于工业设备开关电源,其中包括数据中心电源和通信基站电源。该产品于今日开始支持批量出货。与使用当前一代“U-MOSⅧ-H”工艺的150V产品TPH1500CNH相比,TPH9R00CQH的漏源导通电阻下降约42%。对新型MOSFET的结构优化促进实现源漏导通电阻和两项电荷特性[2]之间的平衡[3],从而实现了优异的低损耗特性。此外,开关操作时漏极和源极之间的尖峰电压降低,有助于减少开关电源的电磁干扰(EMI)。

摘要： 利用SILVACO TCAD软件构建了28 nm MOSFET器件的3维结构,创建了单粒子的迁移率和载流子等仿真物理模型,仿真模拟了重离子入射位置、LET值、入射角度及器件的漏极掺杂浓度、漏极偏置电压对28 nm MOSFET器件单粒子效应的影响,分析了重离子入射引起器件双极放大效应。仿真结果表明:MOSFET器件对单粒子效应敏感的位置是临近轻掺杂的漏极,通过提取耗尽区电势,发现不同位置单粒子漏极瞬态电流的峰值与电势的大小基本保持一致;漏极瞬态电流峰值随着LET值和漏极偏置电压的增大而增大,而随着器件的漏极掺杂浓度的增大而减小;漏极瞬态电流峰值随着粒子入射角度的增大而增大,这是器件内部电离面积的变化引起的。另外,单粒子效应会导致MOSFET体内的寄生晶体管导通,使大量电子从源极流入漏极,产生的电流与单粒子电离形成的电流叠加使电路节点电压突变,导致电路功能紊乱,研究表明双极放大增益可达3.3。

摘要： 介绍了一种4H-SiC台阶型沟槽MOSFET器件。该结构引入了台阶状沟槽,使用TCAD软件对台阶状沟槽的数量、深度、宽度等参数进行了拉偏仿真,确定了最优台阶结构参数。仿真结果表明,与传统的UMOS器件相比,最优台阶结构参数下的台阶状沟槽MOSFET器件关断状态下的栅氧化层尖峰电场减小了12%,FOM值提升了5.1%。提出了形成台阶的一种可行性方案,并给出了实验结果,SEM结果表明,可以通过侧墙生长加湿法腐蚀的方法形成形貌良好的台阶。

摘要： TI公司的LP5860是11x18 LED阵列驱动器.LP586x系列是高性能LED阵列驱动器.器件集成了带N(N=1/2/4/6/8/11)开关MOSFET的18个恒流沉,支持Nx18LED点或Nx6 RGB LED.LP5860集成了11个MOSFET,用于多达198 LED点或66RGB LED.器件支持模拟调光和PWM调光两种方法.对于模拟调光,每个LED点能有256步可调整;对PWM调光,集成的8位或16位可配置PWM发生器能进行平滑和无音频噪音的调光控制.每个LED点还能任意映射到8位群脉宽调制(PWM)以达到一起进行调光控制.

摘要： 随着美国半导体供应状况的恶化,现代汽车据称本周早些时候向美国亚利桑那州凤凰城派遣了高管,检查了具体情况。据Business Korea报道,凤凰城是美国半导体企业的聚集地,现代汽车为了确保半导体供应,将与半导体企业进行协商。现代汽车在确保作为电流控制开关的功率器件MOSFET方面遇到了困难。实际上,几乎所有的电子设备,如智能手机、电脑和汽车,都需要这种器件。

摘要： 本文分析了有缆海底观测系统中浪涌电流形成的原因,介绍了目前通常采用的浪涌电流抑制电路。针对传统电路的不足,本文设计了一种基于MOSFET场效应管的浪涌电流抑制电路,原理是利用电容改变MOSFET场效应管的输出特性曲线,延长其工作在非饱和区的时间,通过栅极电压控制漏极电流逐渐增大,从而达到控制浪涌电流的目的。本文阐述了浪涌电流抑制电路核心和外围电路的设计方案,以及元器件参数的计算方法,电路设计完成后在项目中得到应用并加以验证。实验结果表明:电路设计达到了预期效果,有效抑制了浪涌电流,提高了供电系统的可靠性。

摘要： 以制备碳化硅金属氧化物半导体场效应晶体管(SiC MOSFET)器件为背景,通过实验研究铝(Al)接触孔填充工艺,分析磁控溅射中溅射温度、功率、靶片间距和优化刻蚀角度等参数对接触孔填充效果的影响。当靶片间距设定为5500 step时,填充高度可由1.487μm增加至1.780μm;当采用湿法腐蚀和干法刻蚀优化刻蚀角度时,填充效果最佳,填充高度可增大至2.72μm,为实际工程应用中参数设置及工艺调试提供参考方向。

摘要： 功率MOSFET器件栅极分离电容C-V特性(C_(GS)-V_(G)、C_(GD)-V_(G))的准确测量对于器件的建模及栅氧可靠性的评估十分重要。阻抗分析仪是测量C_(GS)-V_(G)、C_(GD)-V_(G)的关键设备。在利用阻抗分析仪测量三端器件的某个参数时,需对非测量的第三端进行屏蔽以消除其引入的并联阻抗误差。而功率MOSFET器件在栅压超过阈值电压时呈导通态,影响测量电路拓扑,进而引入其他测量误差。该文针对阻抗分析仪测量功率MOSFET器件的C_(GS)-V_(G)、C_(GD)-V_(G)进行详细的误差分析,揭示测量误差产生的原因;建立测量的等效电路,给出测量误差的解析表达式;结合实验和数值分析量化误差分析,验证了等效电路模型的有效性;最后,提出三种可实现C-V特性准确测量的调控方法并予以实验验证。结果表明,测量误差发生在器件导通后,此时器件漏源极间由电容态转变为低阻态,屏蔽端的寄生电感(L_(5))与自动平衡电桥的等效输入阻抗(L_(3))分流,引入误差。当L_(3)和L_(5)满足一定的匹配关系时,可实现不同频率下的准确测量。

摘要： 4H-SiC功率MOSFET器件具有栅极驱动电路简单、开关时间短、功率密度大、转换效率高等优良特性,在电力电子系统中有着广泛的应用前景。但该器件在可靠性方面仍存在一些问题,如长期工作时的可靠性和动态工作中一些极端情况下的可靠性问题。针对器件的长期可靠性问题,阐述了长期可靠性的表征方法,栅介质制备工艺对长期可靠性的影响和长期可靠性机理研究的相关成果。在动态可靠性方面,对雪崩测试、短路测试和浪涌测试的实验现象和失效机制分析进行了综述。

摘要： 本文提出了一种新型InP界面控制层技术来降低高K介质/InGaAsMOS结构的界面态密度。通过系统地研究多种表面化学清洗和热处理工艺条件对MOS界面态的影响，采用新型InP界面控制层的InGaAsMOS结构的界面态密度比无界面控制层的MOS结构下降了一个数量级，达到4×1011cm-2eV-1的水平。采用此新型界面工程研制的20微米栅长高迁移率InGaAs金属氧化物半导体场效应晶体管显示出优越的器件特性，其最大饱和电流大于40mS/mm，跨导大于20mS/mm。

摘要： 本文提出了一种新型InP界面控制层技术来降低高K介质/InGaAsMOS结构的界面态密度。通过系统地研究多种表面化学清洗和热处理工艺条件对MOS界面态的影响，采用新型InP界面控制层的InGaAsMOS结构的界面态密度比无界面控制层的MOS结构下降了一个数量级，达到4×1011cm-2eV-1的水平。采用此新型界面工程研制的20微米栅长高迁移率InGaAs金属氧化物半导体场效应晶体管显示出优越的器件特性，其最大饱和电流大于40mS/mm，跨导大于20mS/mm。

摘要： 本文提出了一种新型InP界面控制层技术来降低高K介质/InGaAsMOS结构的界面态密度。通过系统地研究多种表面化学清洗和热处理工艺条件对MOS界面态的影响，采用新型InP界面控制层的InGaAsMOS结构的界面态密度比无界面控制层的MOS结构下降了一个数量级，达到4×1011cm-2eV-1的水平。采用此新型界面工程研制的20微米栅长高迁移率InGaAs金属氧化物半导体场效应晶体管显示出优越的器件特性，其最大饱和电流大于40mS/mm，跨导大于20mS/mm。

摘要： 本文提出了一种新型InP界面控制层技术来降低高K介质/InGaAsMOS结构的界面态密度。通过系统地研究多种表面化学清洗和热处理工艺条件对MOS界面态的影响，采用新型InP界面控制层的InGaAsMOS结构的界面态密度比无界面控制层的MOS结构下降了一个数量级，达到4×1011cm-2eV-1的水平。采用此新型界面工程研制的20微米栅长高迁移率InGaAs金属氧化物半导体场效应晶体管显示出优越的器件特性，其最大饱和电流大于40mS/mm，跨导大于20mS/mm。

摘要： 本文提出了一种新型InP界面控制层技术来降低高K介质/InGaAsMOS结构的界面态密度。通过系统地研究多种表面化学清洗和热处理工艺条件对MOS界面态的影响，采用新型InP界面控制层的InGaAsMOS结构的界面态密度比无界面控制层的MOS结构下降了一个数量级，达到4×1011cm-2eV-1的水平。采用此新型界面工程研制的20微米栅长高迁移率InGaAs金属氧化物半导体场效应晶体管显示出优越的器件特性，其最大饱和电流大于40mS/mm，跨导大于20mS/mm。

摘要： 本文提出了一种新型InP界面控制层技术来降低高K介质/InGaAsMOS结构的界面态密度。通过系统地研究多种表面化学清洗和热处理工艺条件对MOS界面态的影响，采用新型InP界面控制层的InGaAsMOS结构的界面态密度比无界面控制层的MOS结构下降了一个数量级，达到4×1011cm-2eV-1的水平。采用此新型界面工程研制的20微米栅长高迁移率InGaAs金属氧化物半导体场效应晶体管显示出优越的器件特性，其最大饱和电流大于40mS/mm，跨导大于20mS/mm。

摘要： 为解决伴随硅基半导体器件小型化和微型化而出现的由难掺杂和掺杂不均引起的器件性能不稳等难题提供理论和实验依据，不断提高芯片上MOSFET的密度和其处理能力，进而延长传统CM0S半导体工业的寿命。本文对硅基半导体器件性能的可控分子进行了改性。

摘要： 为解决伴随硅基半导体器件小型化和微型化而出现的由难掺杂和掺杂不均引起的器件性能不稳等难题提供理论和实验依据，不断提高芯片上MOSFET的密度和其处理能力，进而延长传统CM0S半导体工业的寿命。本文对硅基半导体器件性能的可控分子进行了改性。

摘要： 为解决伴随硅基半导体器件小型化和微型化而出现的由难掺杂和掺杂不均引起的器件性能不稳等难题提供理论和实验依据，不断提高芯片上MOSFET的密度和其处理能力，进而延长传统CM0S半导体工业的寿命。本文对硅基半导体器件性能的可控分子进行了改性。

摘要： 为解决伴随硅基半导体器件小型化和微型化而出现的由难掺杂和掺杂不均引起的器件性能不稳等难题提供理论和实验依据，不断提高芯片上MOSFET的密度和其处理能力，进而延长传统CM0S半导体工业的寿命。本文对硅基半导体器件性能的可控分子进行了改性。

摘要： 本发明公开了一种提高沟槽MOSFET元胞密度的工艺方法及沟槽MOSFET结构，包括以下步骤：步骤S4：淀积多晶硅，去除所述沟槽之外的多晶硅，去除所述第一氮化硅，在外延层中形成第一掺杂区和第三掺杂区，淀积第二氮化硅，刻蚀所述第二氮化硅，在所述多晶硅的侧壁形成侧墙，所述多晶硅的左、右侧壁形成的侧墙的宽度相等；步骤S5：在第一掺杂区中注入硼原子或磷原子形成第二掺杂区，所述第二掺杂区的掺杂浓度为第一掺杂区的掺杂浓度的20‑100倍，去除所述侧墙，去除凸出于第一氧化层表面之上的多晶硅，淀积介质层并去除设定区域的介质层和硅，形成源区接触孔。本发明提供的提高沟槽MOSFET元胞密度的工艺方法及沟槽MOSFET结构具有可实现更均匀的阈值电压和导通电阻等优点。

摘要： 本发明涉及一种功率MOSFET(200、300)，具有衬底，该衬底具有衬底表面，在该衬底表面中引入沟道结构，其特征在于，第一沟道(204、304)和第二沟道(212、312)形成所述沟道结构，其方式是，第一沟道(204、304)和第二沟道(212、312)交替地布置，所述第一沟道(204、304)至少部分地填充以第一材料(206、306)并且所述第二沟道(212、312)填充以第二材料(213、313)，其中，所述第一材料(204、304)具有第一导电类型并且所述第二材料(206、306)具有第二导电类型，其中，所述第一导电类型和所述第二导电类型是不同的。

摘要： 本公开提供一种SiC MOSFET器件的制造方法及SiC MOSFET器件。该方法包括：提供SiC外延片，在所述SiC外延片表面沉积生长掩膜层；刻蚀所述掩膜层，在所述掩膜层上形成第一刻蚀槽；再次刻蚀所述掩膜层，在所述第一刻蚀槽内形成第二刻蚀槽；通过第一刻蚀槽和第二刻蚀槽构成的离子注入窗口，注入第一高能离子，形成阶梯状形貌的阱区；注入第二高能离子，形成源区。本公开通过阶梯状形貌的离子注入窗口，来实现自对准工艺，可以非常精确的实现对沟道长度和位置的控制，工艺简单稳定。同时，形成阶梯状形貌的P阱区，扩展了两个P阱区之间的JFET区，增大了JFET区电流横向输出路径，进一步提升器件大电流密度输出能力。

摘要： 公开了一种能够抑制栅致漏极泄漏(GIDL)的金属氧化物半导体场效应晶体管(MOSFET)及其制造方法及包括这种MOSFET的电子设备。根据实施例，MOSFET可以包括：衬底上的竖直沟道部；相对于衬底分别处于沟道部的上下两端的源/漏部；以及与沟道部相对的栅堆叠。沟道部具有掺杂浓度分布，使得在MOSFET为n型MOSFET(nMOSFET)时，沟道部中靠近源/漏部之一的第一部分的阈值电压低于与第一部分相邻的第二部分的阈值电压；或在MOSFET为p型MOSFET(pMOSFET)时，沟道部中靠近源/漏部之一的第一部分的阈值电压高于与第一部分相邻的第二部分的阈值电压。

摘要： 提供了一种用于在包括至少一条竖直纳米线(125)的半导体衬底(110)上制造非对称竖直纳米线MOSFET(100)的方法，该至少一条竖直纳米线包括核心部分(120)和外壳部分(130)，该外壳部分包围核心部分(120)。该方法包括：在半导体衬底(110)上沉积保护层(140)；在竖直纳米线(125)的未被保护层(140)遮盖的剩余部分(120t)周围形成顶部接触件(150)；去除保护层(140)；在半导体衬底(110)上沉积间隔层(160)；去除竖直纳米线(125)的底部分(125b)的中间部分(125i)的外壳部分；修整竖直纳米线(125)的底部分(125b)的上部部分(125u)的外壳部分；在间隔层(160)上沉积金属栅极(170)，并且形成下源极漏极部分和上源极漏极部分。

摘要： 本发明涉及一种MOSFET器件的版图结构及MOSFET器件，涉及半导体技术领域，包括：至少一第一沟槽，位于器件的有源区，且第一沟槽超出有源区的边缘一预设距离；第二沟槽，位于有源区的两侧，且第二沟槽与第一沟槽平行设置。本发明摒弃了传统的带有拐角的沟槽结构，版图结构中的所有沟槽结构均平行设计，消除了器件中容易发生击穿的点，使得整个器件击穿电压基本一致，器件稳定性较佳，提高了器件雪崩耐量；同时，由于第一沟槽的端头处超出有源区外一定的预设距离，产生类似于传统功率器件的终端结构中场板的效果，使有源区边缘处也得以被保护，具有较高的击穿电压。

摘要： 本发明涉及半导体器件技术领域，具体涉及一种碳化硅平面栅MOSFET的加工方法及碳化硅平面栅MOSFET器件，包括：S1：对多晶硅区进行热氧化以形成掩膜层；掩膜层沿多晶硅区的侧面延伸至有源区；S2：分别沿掩膜层的内侧形成一对侧墙；S3：沉积形成二氧化硅介质层，随后对二氧化硅介质层进行光刻形成接触孔；接触孔的深度到达有源区，接触孔位于侧墙之间；S4：于器件的上方形成金属层，金属层填充接触孔并连接至有源区。有益效果在于：通过在加工平面栅MOSFET的过程中，在两侧的多晶硅区之间形成侧墙，进而在后续通过光刻形成源极接触孔的过程中，通过侧墙限定了接触孔的位置，避免了因光刻精度不足导致器件一致性差、稳定性降低的问题，提高了接触孔的一致性。

摘要： 本发明提供一种改善MOSFET器件HCI效应的方法及MOSFET器件，方法包括提供衬底，衬底内形成有阱区和浅槽隔离结构；在阱区上形成栅极结构；以栅极结构为掩膜，在衬底中进行间隔多次的LDD离子注入；其中，LDD离子注入的方向第一次为垂直注入，其余次为向沟道方向延伸的倾斜方向。本发明通过改变LDD离子注入角度，让LDD注入向沟道方向的延伸，并分多次的进行LDD离子注入，可有效增加热载流子缓冲，降低峰值电场，从而达到改善HCI效应，提升器件性能的目的，并且，本发明不需要增加光罩而使成本增加，也不需要增加工艺步骤而产生复杂度。

摘要： 本发明公开了一种提升SGT MOSFET耐压的方法、SGT MOSFET器件及制造方法，该提升SGT MOSFET耐压的方法在SGT MOSFET的P‑阱区底部形成的第一电场尖峰和在源多晶硅底部形成的第二电场尖峰之间引入第三电场尖峰。本技术方案引入了第三电场尖峰，该尖峰改善了第一电场尖峰和第二电场尖峰之间的凹陷电场，增加了电场强度随距离积分的面积，实现了器件耐压能力的提升。

摘要： 提供了一种具有饱和接触部(200)的MOSFET。具有饱和接触部(200)的MOSFET具有：n掺杂的源极区域(16)；源极接触部(22)；接触结构(20)，所述接触结构从所述源极接触部(22)延伸到所述n掺杂的源极区域(16)，与所述源极接触部(22)形成第一传导连接并且与所述n掺杂的源极区域(16)形成第二传导连接；阻挡层(32)；以及绝缘层(18)；其中，所述接触结构(20)在所述第一传导连接和所述第二传导连接之间具有区段，所述区段嵌入在所述阻挡层(32)和介电层(18)之间并且如此构型，使得在所述区段中形成二维电子气。