片上网络

摘要： 近年来,随着摩尔定律的放缓,传统体系结构逐渐面临“存储墙”和“功耗墙”问题。如今新型计算模式和体系结构层出不穷,其中就包含了类脑计算。由于其存算一体的特点,类脑计算已逐步打破了冯·诺依曼体系结构带来的“存储墙”和“功耗墙”限制,在类脑处理器上相关类脑算法得到了高效的应用。现阶段在大规模生物神经网络的应用场景下,需要提升多核类脑处理器的规模可扩展性,保持其高数据吞吐量和低传输延时。现今,大多数多核类脑处理器的设计采用片上网络作为互连结构。然而目前关于这类片上网络的验证研究还相对较少。鉴于片上网络对多核类脑处理器的重要性,建立一套完整而鲁棒的片上网络功能验证框架意义重大。旨在基于随机化方法来生成行为级和FPGA硬件级测试所需的激励文件,通过对日志文件进行高效处理实现较为全面的功能验证。

摘要： 针对传统3D Mesh NoC中路由器存在的单点故障问题,设计了一种双端口的RNI,即在传统的3D Mesh结构基础上,将IP核通过双端口RNI分别连接在Y维上相邻的2个路由器上,从而得到一种新的3D NoC通信架构——DPRNI 3D NoC。实验结果表明:与传统的3D Mesh NoC通信架构相比,DPRNI 3D NoC通信架构具有更优的通信性能和更高的可靠性,同时所耗费的硬件开销较少,且随着DPRNI 3D NoC规模的不断扩大,这种开销占比越来越小。

摘要： 片上网络路由器是实现多核/众核互连的核心电路部件。在介绍同步先进先出缓存器和异步先进先出缓存器的实现电路架构和延迟特点以及片上网络及其路由器架构的基础上,提出了片上网络的时钟优化方案,给出了优化时钟方案下的路由器电路结构,并进行了实现。采用该时钟方案,片上网络路由器间的延迟得以减小。为降低先进先出缓存器的面积开销,进一步提出采用锁存器来实现同步或异步先进先出缓存器,解决了单时钟下的锁存器写问题。更进一步,给出了多个先进先出缓存器的共享实现方案。文章中的方案对开发低功耗嵌入式众核处理器具有直接指导意义。

摘要： 为了优化测试时间,提高片上网络(NoC)资源内核的测试效率,结合NoC测试特点,提出一种基于超立方体拓扑结构的NoC测试规划优化方法。该方法针对超立方体结构自身优势设计一种具有部分自适应能力的E-cube路由算法,增加测试过程中对路由节点和通信链路的利用率;通过引入混度序列和压缩因子对粒子算法进行改进,增加种群多样性。在ITC’02国际标准电路测试集上进行对比实验,结果表明,与其他方法相比,该方法测试时间最大优化率可达17.38%,有效缩短了测试时间。

摘要： 类脑处理器能够支持多种脉冲神经网络SNN的部署来完成多种任务。片上网络NoC能够用较少的资源和功耗解决片上复杂的互连通信问题。现有的类脑处理器多采用片上网络来连接多个神经元核,以支持神经元之间的通信。SNN在时间步内瞬时突发的通信会在短时间内产生大量的脉冲报文。在这种通信行为下,片上网络会在短时间内达到饱和,造成网络拥塞。片上网络中非拥塞感知路由算法会进一步加剧网络拥塞状态,如何在每一个时间步内有效处理这些数据包,从而降低网络延迟,提高吞吐率,成为了目前需要解决的问题。首先对SNN的瞬时猝发通信特性进行了分析;然后提出一种拥塞感知的哈密尔顿路径路由算法,以降低NoC平均延迟和提高吞吐率;最后,使用Verilog HDL实现该路由算法,并通过模拟仿真进行性能评估。在网络规模为16×16的2D Mesh结构的片上网络中,相对于没有拥塞感知的路由算法,在数量猝发模式和概率猝发模式下,所提出的拥塞感知路由算法的NoC平均延迟分别降低了13.9%和15.9%;吞吐率分别提高了21.6%和16.8%。

摘要： 功耗是片上网络(NoC)主要限制因素,链路状态的选择性开/关切换算法可降低电路级和系统级的链路功耗,这些算法大多集中于一个简单的静态阈值触发机制,该机制决定了是否应该打开或关闭链路;为解决上述触发机制存在诸多限制,提出了一种针对NoC的人工神经网络(ANN,artificial neutral network)作为动态链路功耗管理方法,该方法基于对系统状态的有监督在线学习,通过使用小型可扩展的神经网络来关闭和打开链路,从而提高预测能力;基于人工神经网络的模型利用了非常低的硬件资源,并且可以集成在大型网状和环面NoC中;通过对不同网络拓扑上各种综合流量模型的仿真结果表明,与静态阈值计算相比,该方法在较低的硬件支出下可以节省功耗;可为解决链路管理NoC中的功耗问题提供思路。

摘要： 本文通过观察基于不同注入率下数据微片的延迟表现对拥有不同容量存储设备的片上网络路由器进行了性能分析。基于并行应用的仿真也揭示了存储设备容量及路由器延迟与能耗之间的关联。通过以上分析,本文提出了针对片上网络路由器中存储设备容量的优化选择方案及片上网络路由器的结构改进方案。

摘要： 近年来,深度神经网络(Deep Neural Network,DNN)在计算机视觉等领域获得了广泛应用。DNN任务具有访存密集的特点,对于基于片上网络(Network-on-Chip,NoC)架构的多核DNN处理器,当前的内存访问指令(load-store指令)的数据宽度的访存效率较低。为了提高DNN处理器的访存效率,文章提出了一种基于片上网络架构的多核DNN处理器load-store指令数据宽度的混合策略。该策略混合使用一组长度不等但固定的访存指令数据宽度。基于LeNet5和AlexNet训练任务的实验表明,采用混合访存数据宽度策略比在采用传统定长访存数据宽度下的访存延时平均降低15.87%和11.90%。

摘要： 片上网络具有良好的可拓展性和并行性,能够应对多核处理器的各种通信需求。路由算法对片上网络的性能和效率有较大的影响。网络流量不均衡可导致拥塞和热点,严重影响整个网络的性能。当前学界已提出了本地感知、区域感知和全局感知的自适应路由算法来缓解拥塞问题。然而,这些算法依然存在一些问题,如近视、非全局最优、开销高。本文提出了基于强化学习中sarsa奖惩机制思想的路由算法,简称TCRA。TCRA针对Mesh网络中无死锁的路由限制来确定每一跳的可选输出端口,并基于sarsa模型进行非最短路由的策略选择和拥塞值更新。此外,TCRA中还引入了基于延迟的阈值更新机制,通过增加一些阈值的限制来动态调整拥塞值,从而平衡网络中的流量分布。实验结果表明,与传统的区域感知路由算法相比,TCRA能够将网络延迟平均减少30%,并降低13%的功耗。与传统的基于强化学习的路由算法相比,TCRA也能够平均降低20%的延迟,并具有较低的路由器面积开销。

摘要： 针对片上网络(Network on Chip,NoC)中由于通信量增大而出现的拥塞问题,提出了一种加权轮询仲裁策略。对在传输方向上剩余跳数较少且其端口负载量较大的报文请求赋予较高的权重值,权重值高的请求优先传输,其占用的网络资源得以尽快释放,减少网络中总的报文数目,缓解网络拥塞。同时,采用具有容错功能的自适应路由算法,构建了一套完整的算法执行方案。介绍了NoC路由器关键模块的设计,给出相应的仿真结果。实验结果表明,在网络通信量较大时,本文路由方案在平均包延时性能方面相较于采用普通轮询仲裁路由具有明显优势。

摘要： 为进一步提升网络性能,处理器内集成网络设备逐渐成为趋势,但随着片上处理器数目、以及高维度系统域网络对片间互连端口数目需求的不断增加,传统的集成集中式Router的结构(如IBM Bluegene/Q)将面临可扩展性、片上流量均衡及片间接入公平性等问题.本文提出了片上网络和片间系统域网络协同设计思路,以分布式的虚拟Router架构替代传统集中式的Router架构,一方面通过将片间网络接口分布在片上网络,为处理器核提供均衡、公平的网络服务,另一方面省去了集中式Router中的交叉开关,进而消除了片间交换的扩展性限制,降低了CPU集成片间网络设备的成本.本文从协同路由、协同网络接口布局和协同参数设置三个方面对该协同设计方法进行了系统性的探索,并通过对TMesh网络架构进行实例研究,给出了虚拟Router架构的性能和可行性分析.

摘要： GPGPU作为一种高度并行的众核协处理器,对提升计算性能具有重要意义.本文分析了GPGPU片上网络的通信特性,发现网络中请求报文流量和回复报文流量的不对称性对片上系统性能有较大的影响.本文在静态虚通道划分机制的基础上,提出一种自适应动态虚通道划分机制.自适应动态虚通道划分机制可以根据网络状态对虚通道和带宽资源进行动态可重构分配,与静态虚通道划分机制相比,自适应动态虚通道划分机制在较低开销的情况下,平均提高了10.5％的性能.

摘要： 片上网络作为一种将大量嵌入式内核集成到单个晶圆片上的可行性技术,与传统片上系统相比,更能应对未来需要更大规模集成内核的挑战,从而得到了更广泛的应用.然而,目前大多数对片上网络的研究是在规则的架构上进行的,即假定所有的单元片面积相同.但是这种假设过于理想化.因此,基于异构布局的三维片上网络的研究是非常有必要的.而其中网络单元的合理划分,对片上网络的性能有着重要的影响.本文介绍了基于异构布局的三维片上网络架构,并将超大规模集成网络中的单元映射成一张超图,并且对此超图进行多级划分.在算法框架的不同阶段,介绍了常见的算法,并且对相应算法的潜在问题进行分析,随后对这几种算法进行改进以提高片上网络的性能.最后,通过对几个常见的超大规模集成单元数据集进行实验分析,比较不同阶段的算法对于该片上网络各个性能的影响并得出各个数据集上的最优算法框架.

摘要： 网络服务的迅速兴起带来了一种新型负载—高通量应用.实验分析可知,在高通量应用中,存在相当一部分的细粒度的访存操作,例如1 Byte或2 Bytes.然而,在传统的片上网络设计中,为了得到更高的传输带宽,路由器之间的链路宽度通常设定为128比特甚至更宽.当链路进行数据传输时,无论传输的数据包有多大,整个链路带宽都会被全部占用.因此,传统片上网络的高宽度带宽已经不适于高通量应用的细粒度访存,会带来严重的带宽浪费,最终导致资源和功耗的浪费.鉴于此,本文提出了高密度片上网络(HD-NoC)设计机制.在高密度片上网络中,传统的高宽度链路被分割成低宽度自治子链路,例如8比特或16比特宽.自治子链路可单独传输不超过自身宽度的小数据包,或多个自治子链路共同传输大数据包.在HD-NoC设计基础之上,提出了贪心传输机制(GTM).在贪心传输机制中,每次数据包传输时,会选择尽可能多的数据包将链路带宽全部利用起来,以此提高传输链路的有效利用率.实验表明,对于高通量应用,高密度片上网络相对于传统片上网络平均吞吐率提高了22.2％,其中对于Grep应用来说,吞吐率提高可达32.4％;对于传统SPLASH-2应用,平均吞吐率提高了13.5％.

摘要： 智能优化算法作为解决大规模集成电路芯片设计中布图规划问题的经典方法已被研究多年.本文结合异构三维片上网络布图问题的具体特点,采用B*-tree来间接描述布图问题中的解结构,针对模拟退火收敛速度慢,优化效率低的缺点,对搜索策略和概率性的劣向转移作出了改进,并将改进后的模拟退火思想引入粒子群优化算法中,使结合后的算法集合了粒子群并行计算的特点和模拟退火能够实现全局优化的特点.通过仿真实验验证,本文提出的该混合改进算法在解决布图问题中要优于传统的模拟退火算法.

摘要： 片上网络的出现,为超大规模集成电路工业提供了一种新的设计思路.通过重用片上网络的通信网络来传递测试数据,可降低测试成本.本文主要提出了一种热驱动的片上网络内核测试方法.该方法利用一种无死锁的完全自适应路由方式来传递测试数据,提高了数据通信的效率.同时利用热驱动的测试调度维持网络节点的热平衡,实验证实了该方法在削减峰值温度方面的效果,从而可避免芯片因过热而引入的新故障甚至永久性的损坏.

摘要： 多核处理器的相对于复杂的单核处理器设计可以更有效地利用片上资源,有利于发掘应用中线程级并行性,已成为高性能微处理器的主流结构.多核处理器强大的整体计算能力的充分发挥需要依赖高效的通信架构提供合适的传输带宽和通信效率,片上网络的可升级性和可扩展性使之成为片上多核处理器内部通信的有效解决方案.然而,随着多核处理器设计复杂度不断上升,片上网络的验证需求和难度也不断提高.在片上网络的多向发展的背景下,针对学术界与工业界中多核处理器片上网络的相关验证方法展开调研、分析与探讨.

摘要： 针对片上网络映射算法中,粒子群优化算法对于离散的优化问题处理不佳,容易陷入局部最优问题,提出了一种基于粒子群优化(particle swarm optimization,PSO)算法和遗传算法(genetic algorithm,GA)的混合优化映射算法(PSO_GA).选择两个种群分别进行GA和PSO操作,由GA算法中的优良个体代替PSO算法中的初始随机粒子,保留优良粒子的同时,又维持了群体的多样性并提高搜索效率.基于NS-2仿真实验结果表明,采用混合优化映射算法的自动生成工具得出的片上网络对比同等计算规模下的随机映射方式,在网络延迟、吞吐量、链路带宽等方面有明显的优化.

摘要： 随着多核处理器成为主流,高性能片上网络(NOC)成为实现多核间互连的重要方法,用于片上网络的接口设计对于实现无阻塞的核间通信至关重要.本文基于某多核处理器的片上环形互连网络功能需求,设计了一种参数化的环网节点控制器,在非阻塞、无缓存的环网结构上实现内核、本地存储器与环网上其他节点资源三者之间的数据通信.采用将节点位置参数融入节点控制器模块输入端口的方法,实现了环网多个节点控制器的代码复用,提高了代码设计效率,大幅减少了芯片后端物理设计工作量,加快了芯片的设计周期.

摘要： 片上网络是一种新型片上通信架构，为了实现一种片上网络网络接口的设计,首先介绍了设计中的关键问题及解决方案,比如在仲裁设计方面提出了一种简单轮询分级仲裁策略,这种策略融合了两级分立仲裁和轮询匹配算法以及分级设计的概念,优化了时序和面积;其次,针对采用大量虚拟输出队列带来大的面积和功耗问题,提出了一种支持乱序输出缓冲队列的方案,不仅解决了头阻塞(HOL)问题,也得到了面积和功耗的优化并充分利用带宽容量,在保证网络性能的基础上,也降低了设计成本开销;最后,通过搭建的验证平台,进一步验证了这种设计的优越性.

摘要： 本申请涉及一种片上网络处理系统，所述系统包括多个片上网络处理模块相互连接，所述多个片上网络处理模块设置于同一片上，每一片上网络处理模块包括：至少一个存储装置和多个计算装置，其中，每一片上网络处理模块中，至少一个计算装置与所述片上网络处理模块内部的至少一个存储装置连接，且所述多个计算装置中至少两个计算装置相互连接。该系统能够减少运算开销，提高数据读写效率。

摘要： 本申请涉及一种片上网络处理系统，所述系统包括：存储装置和多个计算装置组，所述存储装置和多个所述计算装置组设置于同一片上，每一计算装置组包括多个计算装置，所述多个计算装置组中至少一个计算装置组与所述存储装置连接，且至少两个计算装置组之间相互连接。该系统能够减少运算开销，提高数据读写效率。

摘要： 本申请涉及一种片上网络处理系统，所述系统包括：存储装置和多个计算装置，所述存储装置和多个所述计算装置设置于同一片上，其中，至少一个计算装置与所述存储装置连接，并且至少两个计算装置之间相互连接。该系统能够减少运算开销，提高数据读写效率。

摘要： 本发明公开了一种用于类脑处理器的片上网络路由通信方法及片上网络，本发明方法包括根据SNN模型的神经元的交互情况，将通信频率更高的神经元划分为不同的子块映射到类脑处理器；在类脑处理器的NoC结构上为每个神经元创建了多条多播路径，类脑处理器通过处理单元PE模仿脉冲神经元的行为，当神经元产生脉冲时，处理单元PE访问本地的多播路径SRAM得到该神经元相对应的多播路径，并将多播数据包输出至多播路径，多播数据包在片上网络中传输直到此多播路径传输完成为止。本发明能有效支持基于NoC互连的类脑处理器的海量通信，又不会给NoC带来复杂的设计和存储开销。

摘要： 本发明公开了一种片上网络路由控制方法、片上网络路由器及可读存储介质，该方法包括：片上网络路由器从输入通道中获取待转发的传输微片；将传输微片输入解析电路，得到解析结果；将解析结果输入防火墙电路，得到与传输微片对应的访问操作是否有效的判断结果；若判断结果为有效，则利用输出通道转发传输微片。在该方法中，在转发数据包的传输微片之前，对传输微片本身进行校验，仅转发校验通过的传输微片。如此，便可有效避免转发访问操作无效的数据包，因而不会将数据包发送到错误的地址段，进而避免产生不可预期的硬件行为，可提高片上系统的可靠性。

摘要： 本发明公开了一种用于类脑处理器的片上网络路由通信方法及片上网络，本发明方法包括根据SNN模型的神经元的交互情况，将通信频率更高的神经元划分为不同的子块映射到类脑处理器；在类脑处理器的NoC结构上为每个神经元创建了多条多播路径，类脑处理器通过处理单元PE模仿脉冲神经元的行为，当神经元产生脉冲时，处理单元PE访问本地的多播路径SRAM得到该神经元相对应的多播路径，并将多播数据包输出至多播路径，多播数据包在片上网络中传输直到此多播路径传输完成为止。本发明能有效支持基于NoC互连的类脑处理器的海量通信，又不会给NoC带来复杂的设计和存储开销。

摘要： 本申请涉及一种片上网络处理系统，所述系统包括：存储装置和多个计算装置组，所述存储装置和多个所述计算装置组设置于同一片上，每一计算装置组包括多个计算装置，所述多个计算装置组中至少一个计算装置组与所述存储装置连接，且至少两个计算装置组之间相互连接。该系统能够减少运算开销，提高数据读写效率。

摘要： 本申请涉及一种片上网络处理系统，所述系统包括：存储装置和多个计算装置，所述存储装置和多个所述计算装置设置于同一片上，其中，至少一个计算装置与所述存储装置连接，并且至少两个计算装置之间相互连接。该系统能够减少运算开销，提高数据读写效率。

摘要： 本申请涉及一种片上网络处理系统，所述系统包括多个片上网络处理模块相互连接，所述多个片上网络处理模块设置于同一片上，每一片上网络处理模块包括：至少一个存储装置和多个计算装置，其中，每一片上网络处理模块中，至少一个计算装置与所述片上网络处理模块内部的至少一个存储装置连接，且所述多个计算装置中至少两个计算装置相互连接。该系统能够减少运算开销，提高数据读写效率。

摘要： 本发明实施例公开了一种片上网络数据传输方法、装置、片上网络、设备及介质。所述方法包括：获取片上网络中各节点的负载数据；根据各所述节点的负载数据，确定各所述节点匹配的虚拟通道数量；根据各所述节点的虚拟通道数量为各所述节点配置虚拟通道，并指示各所述节点采用配置的虚拟通道传输数据。本发明实施例可以合理配置片上网络中传输资源，提高传输效率。