8位制约竞争计数码的实现电路

摘要

本发明公开了一种8位制约竞争计数码的实现电路，其中：包括低4位码实现电路、高4位码实现电路和控制逻辑电路，低4位码电路双向移位寄存器A、B的最高位I/O7通过三态非门与DS0连接，最低位I/O0通过三态非门与DS7连接，三态非门的控制端由控制逻辑电路的U7和

说明书

技术领域

本发明涉及集成电路芯片，是东南大学李冰教授发明的“反相移位方式的制约竞争计数码电路”的8位扩展码电路的实现，特别是一种适用于制约竞争计数的集成电路芯片。

背景技术

东南大学李冰教授发明的“反相移位方式的制约竞争计数码电路”（专利号：200610041209.8）中提出了一种制约竞争的16进制编码的反相移位方式实现的制约竞争计数码电路。

李冰教授的方案提出了编码的的跳转方式和结构，实现了制约竞争计数码的递增。

发明内容

本发明所要解决的技术问题是提供一种能够实现8位制约竞争计数码变换的8位制约竞争计数码的实现电路。

本发明为解决上述技术问题采用以下技术方案：本发明设计了一种8位制约竞争计数码的实现电路，包括低4位码实现电路、高4位码实现电路和控制逻辑电路；

所述低4位码实现电路包括第一双向移位寄存器、第二双向移位寄存器、第一码输出寄存器、第一预置开关、第二预置开关、第三预置开关、第四预置开关、第一三态非门、第二三态非门、第三三态非门、第四三态非门、第一反相器和第二反相器，所述高4位码实现电路包括第三双向移位寄存器、第四双向移位寄存器、第二码输出寄存器、第五预置开关、第六预置开关、第七预置开关、第八预置开关、第三反相器、第四反相器、第五反相器和第六反相器，所述控制逻辑电路包括第一与门、第二与门、第三与门、第四与门、第一或门、第一同或门、第一D触发器、第二D触发器、第七反相器、第八反相器、第九反相器、第十反相器和第十一反相器，其中：

低4位码实现电路中第一双向移位寄存器和第二双向移位寄存器的最高位分别通过第三三态非门和第四三态非门与各自的右移的串行数据输入端连接，最低位分别通过第一三态非门和第二三态非门与各自的左移的串行数据输入端连接，第一三态非门和第二三态非门的控制端由第一D触发器的正相输出端控制，第三三态非门和第四三态非门的控制端由第一D触发器的反相输出端控制，高4位码实现电路中第三双向移位寄存器和第四双向移位寄存器的最低位分别通过第三反相器和第四反相器与各自的左移的串行数据输入端连接；

所述低4位码实现电路中的第一码输出寄存器的四个输出端分别连接第七反相器、第八反相器、第九反相器和第十反相器的输入端，第七反相器、第八反相器、第十反相器的输出端和第九反相器输入端分别连接第一与门的输入端，第七反相器、第八反相器、第九反相器和第十反相器的输出端分别连接第二与门的输入端；

第一与门和第二与门的输出端分别连接第一或门的输入端，第一或门的输出端连接第一D触发器的时钟输入端，第一D触发器的数据端与其反相输出端连接，第一D触发器的正相输出端连接至第二D触发器的数据端，第一D触发器和第二D触发器的正相输出端分别连接至第一同或门的输入端，第一同或门输出端和第一D触发器的正相输出端分别连接第三与门的输入端，第一同或门输出端和第一D触发器的反相输出端分别连接第四与门的输入端；

所述第三与门的输出端通过第三预置开关连接低4位实现电路中第一双向移位寄存器和第二双向移位寄存器的第二选择输入模式端，第四与门输出端通过第四预置开关连接低4位实现电路中第一双向移位寄存器和第二双向移位寄存器的第一选择输入模式端，第一D触发器的正相输出端分别连接第一三态非门和第二三态非门的控制端，第一触发器的反相输出端分别连接第三三态非门和第四三态非门的控制端，第一同或门的输出端通过第十一反相器和第七预置开关分别连接高4位实现电路中第三双向移位寄存器和第四双向移位寄存器的第二选择输入模式端, 第八预置开关连接高4位实现电路中第三双向移位寄存器和第四双向移位寄存器的第一选择输入模式端。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：

1.本发明所设计的8位制约竞争计数码的实现电路从根本上限制了多位同变化有可能带来的数据的不确定性；

2.本发明所设计的8位制约竞争计数码的实现电路利用纯粹的移位电路实现是以使用大量的移位寄存器为代价；

3.本发明所设计的8位制约竞争计数码的实现电路运用简单的控制逻辑，减少了移位寄存器的数量。

附图说明

图1是本发明所设计的8位制约竞争计数码的实现电路的电路图；

图2是本发明所设计的8位制约竞争计数码的实现电路的低4位码电路和控制逻辑部分；

图3是本发明所设计的8位制约竞争计数码的实现电路的高4位码电路部分。

具体实施方式

下面结合附图对本发明的技术方案做进一步的详细说明；

本发明设计了一种8位制约竞争计数码的实现电路，其中：包括低4位码实现电路、高4位码实现电路和控制逻辑电路：

如图1所示，一种8位制约竞争计数码的实现电路。包含低4位码实现电路：双向移位寄存器A、B，码输出寄存器C，预置开关D、E，三态非门H、I、J、K，反相器F、G、N3、N2、N1、N0、；高4位码实现电路：双向移位寄存器A'、B'，码输出寄存器C'，预置开关D'、E'，反相器M、N、O、P；控制逻辑：与门U1、U2、U5、U6，或门U3，同或门U4，D触发器U7、U8，反相器L。

如图2所示，低4位码电路双向移位寄存器A、B的最高位I/O7通过三态非门与DS0连接，最低位I/O0通过三态非门与DS7连接，三态非门的控制端由控制逻辑电路的U7和                                                控制。

如图3所示，高4位码电路双向移位寄存器A'、B'的最低位I/O0通过三态非门与DS7连接，脉冲信号分别接入每个移位寄存器的CP端，在移位寄存器的控制端S1S0的控制下实现移位计数，两个码输出寄存器C、C'分别输出低4位码和高4位码。

具体实施过程如下：

1.初始化：对两级电路在的移位寄存器的控制端令（S1，S0）=（1，1），将预置开关逻辑的值即初始化特征序列并行输入到移位寄存器的I/O7~0端：低4位码电路的两组双向移位寄存器寄存器A通过预置开关D被并行置数初始化为1111 1111，双向移位寄存器寄存器B通过预置开关E被并行置数初始化为1001 1100，锁存器C输出0001；高4位码电路的初始化双向移位寄存器寄存器A'预置开关D'被并行置数初始化为1111 1110，双向移位寄存器寄存器B'预置开关E'被并行置数初始化为0011 1000,此时锁存器C'输出0000；控制逻辑的两个D触发器分别被初始化为U7=1，U8=0：此时8位制约竞争计数码的输出为0000 0001；当第一个CLK到来后，U8=1，U7=1则U4=⊙=1，低4位电路的（S1，S0）=（1，0）低4位锁存器输出Q3Q2Q1Q0=1001，高4位锁存器（S1，S0）=（，0）=（0，0）输出不变Q7Q6Q5Q4=0000。

2．低4位左移计数，高4位保持：在此期间U3一直是低电平，U7=1，U8=1，则U4=⊙=1，，，低4位双向移位寄存器控制端（S1，S0）=（U7，）=（1，0）工作于左移模式，U7=1开启寄存器的最低位Q0经过三态非门与DS7相接，完成由Q7→Q0方向的左移，低4位的输出依次由1001→1011。。。→0010；高4位双向移位寄存器控制端（S1，S0）=（，0）=（0，0），锁存器输出不变Q7Q6Q5Q4=0000。

3．低4位保持，高4位左移计一：当低4位的输出Q3Q2Q1Q0=0010时， U3被置高，其上升沿触发U7反转使U7=0，U8=1则U4=⊙=0,，，则（S1，S0）=（0，0），对低4位码电路的双向移位寄存器74LS323的工作状态将准备工作于保持状态；U4通过反相器L传输至高4位码电路双向移位寄存器的S1，（S1，S0）=（，0）=（1，0）控制高4位码电路工作于左移一位的状态,但在下个CLK未到来之前高4位输出依然Q7Q6Q5Q4=0000。

当下一个CLK到来的时刻，由于（S1，S0）=（0，0）和U4=0，低4位码电路的移位寄存器输出将处于保持状态，即低4位的输出Q3Q2Q1Q0=0010在这个CLK不变；高4位码电路，由于双向移位寄存器的（S1，S0）=（，0）=（1，0），锁存器C'即高4位输出为Q7Q6Q5Q4=0001；此时在控制逻辑上第1个D触发器上的输出U7=0,已经传输至U8，已经相同，使则U4=⊙=1, U7=0将控制双向八位移位寄存器的（S1，S0）=（U7，）=（0，1），同时开启寄存器的最高位Q7经过三态非门与DS0相接，准备由Q0→Q7方向的右移。U4=1取非后被传输至高4位码电路双向移位寄存器的S1，双向移位寄存器控制端（S1，S0）=（，0）=（0，0）控制高4位码电路准备工作于保持的状态。

4．低4位右移，高4位保持：由于承接上个电路的状态已经使得低4位码电路双向八位移位寄存器的（S1，S0）=（U7，）=（0，1），则工作状态切换到了右移，则下一个CLK到来时，低4位的输出依次由0010→1010→1000。。。→0000；在此期间U3一直是低电平，U7没有发生跳变，则U4=⊙=1，高4位码电路由于（S1，S0）=（，0）=（0，0）工作于保持的状态，则一直保持0001。

5．低4位保持，高4位左移：当低4位的输出Q3Q2Q1Q0=0000时，U3被置高，其上升沿触发U7反转使U7=1；U4=⊙=0，则U5=0且U6=0，(S1，S0)=（U5，U6）=(0，0)，对低4位码电路的双向移位寄存器74LS323的工作状态将准备工作于保持状态；U4的非被传输至高4位码电路双向移位寄存器的S1，将控制高4位码电路工作于左移一位的状态,但在下个CLK未到来之前高4位输出依然Q7Q6Q5Q4=0001；当下一个CLK到来的时刻，由于(S1，S0)=(0，0)和U4=0，低高4位码电路的移位寄存器输出将处于保持状态，即低4位的输出Q3Q2Q1Q0=0000在这个CLK不变；高4位码电路双向移位寄存器控制端(S1，S0)=（，0）=(1，0)，使得锁存器即高4位输出为Q7Q6Q5Q4=1001；此时在控制逻辑上第1个D触发器上的输出U7=1,已经传输至U8，、已经相同则U4=⊙=1，U5= U7=1，U6==0将控制双向八位移位寄存器的（S1，S0）=(U5，U6)=(1，0)，同时开启寄存器的最低位Q0经过三态非门与DS7相接，准备由Q7→Q0方向的右移。U4=1取非后被传输至高4位码电路双向移位寄存器的S1，由于双向移位寄存器的控制端（S1，S0）=（，0）=（0，0），控制高4位码电路准备工作于保持的状态。

6．低4位左移，高4位保持：U4=1，U7=1将控制双向八位移位寄存器的（S1，S0）=(U5，U6)=(1，0)，同时开启寄存器的最低位Q0经过三态非门与DS7相接，完成由Q7→Q0方向的左移，低4位的输出依次由0000→0001→1001。。。→0010；在此期间U3一直是低电平，高4位由于U4=⊙=1，使得双向移位寄存器的控制端（S1，S0）=（，0）=（0，0），则高4位码输出寄存器一直保持0000。

这种工作状态依次循环往复即可经过256个CLK之后，将得到0000 0001的输出，得到完备的8位制约竞争计数码。