枝晶生长控制电路和用于控制互连枝晶生长的方法

摘要

本发明提供了一种电路，其由于枝晶形成电流，防止在半导体器件处理过程中互连上的枝晶形成。该电路包括设置在枝晶形成电流路径的至少一个中的开关。该开关配置为在处理过程中“开路”或处于“截止”状态，以及配置为在处理之后“闭合”或处于“导通”状态，以允许半导体器件的正确功能。该开关可以包括nFET或pFET，取决于它用于控制或防止枝晶形成的环境。开关可以配置为当在制造半导体器件的工作过程中提供输入信号时，变为“闭合”状态。

说明书

技术领域

本发明涉及半导体器件制造，更具体涉及控制或防止半导体器件制造过程中互连之间的枝晶生长。

背景技术

在某些情况之下，在半导体器件的制造过程中，在金属或其它导电材料互连之间可以形成导电材料的枝晶。例如，在通过镶嵌工艺形成铜线的情况下，利用抛光步骤平面化保持镶嵌形成的线的层表面。典型地，抛光步骤涉及引入研磨剂和/或化学剂的浆料。抛光工艺由此将产生被研磨掉的材料的小颗粒，该小颗粒将在浆料中保持悬浮。因此，被抛光的互连将浸渍在具有悬浮的导电颗粒的浆料中。

在一定条件下，电势可以显得穿过某些或所有互连。该电势结合与浆料中的互连相关的化学活性剂可能致使在至少一个互连上形成导电材料的枝晶。此外，这种枝晶可以朝向另一互连生长以及最终与其它互连电接触。

枝晶生长所朝向的互连将具有与产生枝晶的互连的电势相反的电势。驱动枝晶生长的每个互连上的电势，由例如连接互连的器件的结构产生，以及可以不必直接涉及器件表面处的工艺。

然后这种枝晶将在应该彼此绝缘的互连之间形成短路。然后短路的互连损害电路功能。

发明内容

在本发明的第一方面中，一种控制互连处理过程中互连枝晶生长的方法包括在枝晶形成电流路径中布置半导体开关，以及在互连处理过程中将半导体开关配置为“截止”状态。

在本发明的另一方面中，一种控制互连枝晶生长的方法包括，布置半导体开关的第一源极/漏极区与电荷源的第一侧电连通，以及布置半导体开关的栅极区与电荷源的第二侧电连通。该方法还包括布置半导体开关的第二源极/漏极区与枝晶形成导体电连通。

在本发明的另一方面中，一种枝晶控制电路包括与电荷源的第一侧电连通的半导体开关的第一源极/漏极区，以及与电荷源的第二侧电连通的半导体开关的栅极区。该电路还包括与枝晶形成导体电连通的半导体开关的第二源极/漏极区。

附图说明

图1是根据本发明的枝晶形成控制电路的实施例的示意图；

图2是根据本发明的光感应阱电荷网络的示意图；

图3是根据本发明用于N-阱或槽区(tub)的光感应阱电荷防止网络的示意图；

图4是根据本发明用于p-掺杂隔离区的光感应阱电荷防止网络的示意图；

图5是根据本发明的非隔离阱电荷控制网络的示意图；

图6是根据本发明的非隔离阱电荷控制网络的半导体器件的图示；

图7是根据本发明具有隔离阱电荷控制网络的半导体器件的图示；

图8是根据本发明用于p-掺杂隔离区的光感应阱电荷防止网络的图示；

图9是根据本发明具有隔离阱电荷控制网络的半导体器件的图示；

图10是根据本发明的光感应阱电荷防止网络栅极阵列结构的图示；以及

图11是根据本发明的光感应阱电荷防止网络和阱接触的图示。

具体实施方式

本发明涉及，例如，用于在半导体器件制造过程中控制或防止互连之间的枝晶生长的结构和方法。在本发明的实施例中，提供一种电路，用于中止有助于枝晶形成的电流路径。因此，通过控制或防止枝晶形成，可以防止电路中的短路。由此，本发明的实施例包括一电路，如开关或背对背二极管，用于中止在半导体器件被处理时有助于枝晶形成的电流路径。该电路被配置为在器件制造过程中电路为开路，以及在半导体器件的工作过程中闭合。该电路可以另外地称为“枝晶控制网络”、“枝晶控制电路”、“光感应阱电荷防止网络”或其它类似的术语，表示配置为减小或防止器件制造过程中的枝晶形成的电路。

图1是配置为允许中断枝晶形成电流的半导体器件100的图示。当描述，例如，图2-4的实施例时，图1可以用作示例性实施例。

半导体器件100包括在其中具有N-阱40的衬底42。在界面或半导体结41处形成衬底42和N-阱40。在N-阱40和衬底42中形成浅沟槽隔离(STI)26，30，34和38。此外，在N-阱40和衬底上形成P+接触28和N+接触32。

在STI 34和STI 38之间形成半导体器件36。半导体器件36可以是适宜的半导体器件的任意类型，意指被连接到VDD输入16和VSS输入18。通向互连12的金属线22连接到P+接触28。互连14是用于VSS 18的输入。第二金属线20被连接到N+接触32，其通向第二互连14。第二互连14通向VDD输入16。这些部件全都使用标准的制造工艺形成，如本领域应该公知的技术，以及因而，理解和实现本发明不需要制造工艺的详细论述。

在这些及其它例子中，半导体结可以具有光伏效应，如太阳能电池。由此，当光子24撞击半导体结41时，形成电荷，在界面41的N-阱40侧上产生负电荷50，以及在界面41的衬底42侧上产生正电荷48。负电荷50可以沿电流路径44自身分布，所述路径44通过N-阱40、N+接触32、第二金属线20至第二互连14。此外，可以允许正电荷48沿电流路径46自身分布，所述路径46沿衬底42、P+接触28、第一金属线22和第一互连12。

随着在半导体结41处产生电荷，以及允许自由地沿电流路径44和46移动，在第一和第二互连12和14处分别聚集相反电荷。利用在第一和第二互连12和14处聚集的电荷，当互连被抛光时，在一个互连上可以形成枝晶10。

由此，本发明的实施例包括在电流路径44和46之一中插入开关器件21，以中断枝晶形成电流的流动。在该例子中，在负电荷流动路径44中插入开关器件21。应当理解，如果(i)在正电荷电流路径46中插入开关器件21，以及(ii)在负电荷和正电荷电流路径44和46中插入开关器件21，那么本发明将同样地起作用。

在工作中，在处理过程中，开关21设置在“开路”或“截止”状态，以阻挡枝晶形成电流。一旦互连的处理完成，不再有电荷聚集在互连12和14上以及形成枝晶的趋势，那么开关21可以被闭合或进入“导通”状态。典型地，当完成的器件100被投入运行时，开关21将被闭合。

半导体器件100中示出的电势的例子是光感应电势。但是，驱动电荷至互连的任意电势可以使得在互连上形成枝晶，可以使用根据本发明的开关器件控制或防止这种枝晶形成，以中断至少一个电流路径。但是，为了说明，在此将使用示例性光感应电势。

参考图2，示出了光感应阱电荷防止网络200的示意图。电荷防止网络200包括VSS^*输入52和VDD^*输入54。VSS^*和VDD^*分别包括在VSS和VDD处的电压，以及较低的或其它电势的电压。VSS^*输入52和VDD^*输入54都被耦合到光感应阱电荷防止网络56。例如，光感应阱电荷防止网络可以包括开关、二极管或配置用作开关的类晶体管的器件。光感应阱电荷防止网络56通过线60耦合到阱58。此外，光感应阱电荷防止网络56通过第二线62耦合到线60。

示意图200示出了怎样在阱58和互连之间插入光感应阱电荷防止网络56，阱58是光感应电荷的源，以及互连分别具有输入VSS^*和VDD^*52和54。此外，光感应阱电荷防止网络56具有控制线62，控制光感应阱电荷防止网络56的“导通/截止”。

在工作中，光感应阱电荷防止网络56阻挡在半导体器件制造过程中电荷在阱58与VSS^*52输入和VDD^*54输入的任意一个或两个互连之间迁移。一旦易于形成枝晶的半导体制造器件的关键步骤完成，那么光感应阱电荷防止网络56可以设置在“导通”状态。典型地，当半导体器件被投入运行时，光感应阱电荷防止网络56设置在“导通”状态。

本发明的实施例包括隔离的和非隔离的阱控制网络结构，其不必使用P-阱和N-阱连接和铜互连。传统地，当分别被连接和断开时，非隔离的阱控制网络允许在处理过程中浮置，以及在器件工作过程中偏置。

参考图3，示出了用于N-阱或槽区的光感应阱电荷防止网络300的示意图。用于N-阱或槽区的光感应阱电荷防止网络300包括VDD^*输入68和地线连接64。VDD^*输入68连接到FET 70的源极/漏极区。地线64连接到FET70的栅极。N-阱76通过连接72连接到FET 70的源极/漏极区。此外，FET 70的源极/漏极区通过连接74连接到N-阱76。

在工作中，FET 70配置为起开路开关的作用，以在处理过程中，中断枝晶形成电流从N-阱76沿连接72流动，因此防止枝晶形成。在处理之后，FET70被配置为在将输入电压施加到VDD^*输入68时转变为“导通”或“闭合”状态。

参考图4，示出了用于P-掺杂隔离区的光感应阱电荷防止网络400的示意图。光感应阱电荷防止网络400包括VDD输入78和VSS输入82。VDD输入78被连接到FET 84的栅极，以及VSS输入82被连接到FET 84的源极/漏极区。此外，P-阱90通过连接86连接到FET 84的源极/漏极区。此外，FET 84的源极/漏极区通过连接86连接到FET 84。FET 84也通过连接88连接到连接86。

在工作中，FET 84中断P-阱90和VSS输入82和输入78的任意一个或两个之间的枝晶形成电荷的流动。此外，当结合光感应阱电荷防止网络400的半导体器件在输入82处收到VSS输入信号时，FET 84被配置为变为“导通”。

参考图5，示出了非隔离的阱电荷控制网络500的实施例。非隔离的阱电荷控制网络500包括在其中形成有N-阱40的衬底42。在N-阱40和衬底42的界面处形成界面或半导体结121。穿过衬底42和N-阱40的顶部形成STI26，120，106，114和38。在衬底42的顶部还形成P+接触28。在N-阱40的顶部是N+接触32。

在STI 106和STI 114之间是pFET 92。pFET 92包括邻近STI 106的源极108，以及邻近STI 114的漏极112。在漏极和源极112和108之间是栅极110。栅极输入102将P+接触28连接到pFET 92的栅极110和VSS 96。栅极输入102连接到pFET 92的栅极110，以及配置为在电路工作过程中将pFET92偏置为“导通”状态，因此在电路工作过程中基本上没有电流流过栅极输入102。源极连接104将N+接触32连接到pFET92的源极108。此外，漏极输入116提供VDD至漏极112的连接。在STI 114和STI 38之间是第二半导体器件36。

当光子24与半导体结121相互作用时，半导体器件500将易于沿衬底42和N-阱40之间的界面121产生电荷载流子。因此，在衬底42中将产生正电荷48，以及在N-阱40中将产生负电荷50。这种电荷具有在某些或所有互连上形成枝晶的可能，在处理过程中可以收到这种电荷。

在该实施例中，正电荷48的枝晶形成电流将沿电流路径101从结121流到VSS 96，而没有阱隔离，此外，负电荷50将沿电流路径98通过N+接触32和源极连接104流动至pFET92的源极108。然后电流将通过N-阱40流动到P+接触112和VDD 116，以形成从VDD 116至VSS 96的枝晶。但是，利用通过P+接触112连接到N-阱40的VDD 116，形成在制造过程中用作反向偏置二极管结的背对背二极管结构，以中断枝晶形成电流。换句话说，利用如图所示配置的pFET 92，在制造过程中pFET 92将处于“截止”状态，且因此电荷将不穿过pFET 92的有源极传送至漏极12。由此，任意枝晶形成电流被中断，因此，减小和/或防止互连VDD 116上的枝晶形成。

源连接104可以是将N+接触32连接到pFET 92的源极108的任意类型的电连接。在实施例中，源连接104设置在不同于栅极接触102的金属层上。这种设置避免在源极连接器104和栅极连接器102的未开关部分之间形成枝晶。此外，源极连接器104可以由不形成枝晶的任意适当导体形成，以便避免源极连接器104和栅极连接器102之间的枝晶形成。这些可以包括，例如，硅化物。

在工作中，在处理过程中，在界面121处产生的电荷，沿电流路径101流动到pFET 92的栅极110。此外，电荷沿电流路径98通过n+接触32和连接器104流动到pFET 92的源极108。但是，在制造过程中，pFET 92处于“开路”状态，且因此电荷不能流动到VDD互连116。通过阻挡电荷流到VDD互连116，防止其上的枝晶生长。在制造之后，当输入VDD互连116收到输入信号时，pFET 92将转变为“闭合”状态。

应当理解，一般，电路结构允许阱接触局部地通过FET，FET可以用作开关，阱接触不与Cu布线物理接触。通过基本上阻挡电荷产生的“光电二级管类”结的内建电势到达Cu布线，除去Cu布线和阱接触之间的物理接触防止枝晶形成。阱偏置电路结构将来自Cu布线的阱偏压设置在与阱相反地掺杂的区域上，以及在CMP过程中，在枝晶形成电流的路径中引入反向偏置的二极管。然后FET用作开关，以在所有处理完成之后正确地偏置阱。还应该理解，在器件的工作过程中，FET不必是“导通”或“截止”，但是在芯片工作过程中可以被动态地偏置，以改变阱上的电势。

参考图6，示出了非隔离的阱电荷控制网络的半导体器件600。半导体器件600包括在其中形成有N-阱40的衬底42。在衬底42和N-阱40的界面形成半导体结121。穿过衬底42和N-阱40的顶部形成STI 26、120、114和38。在STI 26和120之间是P+接触28。到STI 114的侧面是pFET 94。在STI 114和STI 38之间是半导体器件36。

PFET 94包括源极108、栅极110和漏极112。在源极108和STI 120之间是延伸的N+接触124。延伸的N+接触124邻接pFET 94的源极108。导体122接触源极108的顶部和延伸的N+接触124。导体122可以由任意适当的导电材料形成，如金属或硅化物层。栅极连接器102从P+接触28延伸到pFET 94的栅极110。

导体122和延伸的N+接触124的组合起将在界面121处在N-阱40中产生的电荷电连接到pFET 94的源极108的作用，以类似于图5的源极连接器104的方式。因此，当器件制造过程中的“开路”状态时，pFET 94中断来自半导体结121的枝晶形成电流的流动。但是，栅极输入102连接到pFET 94的栅极110，以及配置为在电路的工作过程中将pFET 94偏置为“导通”状态，且因此在电路工作过程中，基本上没有电流流过栅极输入102。

在工作中，在处理过程中，可以沿界面121产生枝晶形成电荷。这种电荷通过电流路径100流到VSS 96。此外，在界面121处产生的电荷流过N+阱40并流入延伸的N+接触124中。从N+延伸接触124，电荷流过导电层122并流到pFET 94的源极108。然后电流将流过N-阱40，到P+接触112和VDD116，以形成从VDD 116至VSS 96的枝晶。但是，利用通过P+接触112连接到N-阱40的VDD 116，形成背对背二极管结构，其在制造过程中用作反向偏置的二极管结，以中断枝晶形成电流。换句话说，利用如图所示配置的pFET 94，在制造过程中，pFET 94处于“截止”状态，电流不能流过pFET94的有源区，到达VDD输入116。由此，枝晶形成电流被阻挡到达VDD输入116，以及在制造过程中不可能形成枝晶。在制造之后，当VDD输入116收到输入信号时，pFET 94转变为“导通”状态。

参考图7，示出了隔离的阱电荷控制网络的半导体器件700。半导体器件700包括衬底128。在衬底128内形成N+阱144。N+阱14也可以称为“子集电极”或“掩埋层”。可以通过用于形成N+阱的任意公知技术的掺杂方法在衬底内形成N+阱144。N+阱144和衬底128形成半导体结146。在N+阱144的任意侧上是深沟槽隔离140，其可以通过用于形成深沟槽隔离的任意公知技术，如通过反应离子刻蚀(RIE)，在衬底128内形成深沟槽隔离140。邻近深沟槽隔离140和N+阱144形成P-阱148。邻近P-阱148和N+阱144形成N-阱150。邻近N+阱144的顶部的N-阱150是穿通(reach-through)151。可以通过用于形成各个部件的任意公知技术的方法，在衬底128内形成P-阱148、N-阱150和穿通151。

在衬底内形成STI 192和STI 142。在P-阱148的顶部上形成半导体器件130，以及在N-阱150的顶部上形成pFET 132。在P-阱148、N-阱150和穿通151的顶部上分别设置STI 180、STI 172以及STI 162。在STI 192和STI 180之间设置P+接触190。在STI 180和STI 172之间设置N+接触174。

pFET 132包括漏极166、栅极168和源极170。连接器164连接漏极166至VDD输入。栅极连接器178将P+接触190连接到pFET 132的栅极168。栅极连接器178将VSS 195连接到pFET 132的栅极168，以及配置为在电路工作过程中，将pFET 132偏置为“导通”状态，且因此在电路工作过程中基本上没有电流流过栅极连接器178。源极连接器176将N+接触174连接到pFET 132的源极170。

在制造过程中，当光子撞击半导体结146时，在半导体结146处产生电荷。负电荷沿电荷流动路径154通过N+阱144流动并进入穿通151。从穿通151，电流路径穿过N+接触174并进入源极连接器176和pFET 132的源极170。第二电流路径194从半导体结146流过衬底128并进入P+接触190。从P+接触190电流路径流到VSS接触195。

在工作中，在处理过程中，因为pFET处于“开路”状态，所以在pFET132的有源区处阻挡可以沿第一电荷流动路径154流入pFET132的源极170的任意电荷。因此，在VDD输入164上将不形成枝晶。在处理之后，pFET132被配置为当VDD接触164收到信号时自动地转变为“导通”。换句话说，利用通过P+接触162连接到P-阱150的VDD 164，通过pFET 132形成背对背二极管结构，pFET 132在制造过程中用作反向偏置二极管结，以中断枝晶形成电流。

参考图8，示出了用于P-掺杂隔离区的光感应阱电荷防止网络800的示意图。该示意图示出了进入FET 204的VDD输入198和VSS输入201。P-阱210具有至FET204的连接208。另一连接206从FET204通向连接208。

在工作中，FET 204用来中断P-阱210中产生的电荷和VDD198或VSS输入201之间的电流路径。此外，FET 204配置为在制造之后，当信号施加到VSS输入201时，使用连接器206变为“导通”状态。这些控制或防止枝晶形成。

参考图9，示出了隔离的阱电荷控制网络的半导体器件900。半导体器件900包括衬底212。在衬底212内形成具有N-带220上的P-阱222的N-带220。在P-阱222和N-带220之间的界面形成半导体结224。在N-带220的任意侧上是N-阱218。在衬底212上形成STI 248以及在N-阱218的一侧上形成STI249。

紧邻N-阱218的侧面形成STI 244。到STI 244的侧面是半导体器件216。紧邻半导体器件216的另一侧形成STI 242，至STI 242的侧面在P-阱222的顶部上形成P+接触240，以及至P+接触240的侧面，在P-阱222的顶部是STI238。在STI238和STI249之间是nFET 214。

nFET 214包括源极228、栅极232和漏极236。VSS输入226被连接到源极228，以及VDD输入230被连接到栅极232。此外，漏极连接器234在P+接触240和漏极236之间连接。应当注意这些漏极连接器234可以包括直接在P+接触240和漏极236之间的导体连接，通过除去之间的STI 238并利用顶部的导体。

当光子或其它形式的辐射接触半导体结224时，将产生电势电流路径223，从半导体结224通过P+接触240流动到N+接触246。N+接触246连接到隔离接触245。通过衬底212的电流路径219也将从N+接触246通过N-阱218流动到半导体结224。但是，FET 214的添加允许至P-阱222的接触，通过P+接触240，局部地通过FET 214，而P-阱接触222不与将在上级形成以及潜在地引起枝晶由此形成的Cu布线物理接触。

因此，N+接触236、FET 214的有源区以及N+接触228的组合形成背对背二极管结构，其在制造过程中用作反向偏置的二极管结，以中断将沿电流路径225流动的枝晶形成电流。换句话说，由于在与P-阱222相反掺杂的区域上的半导体结224处的光子感应电荷产生，FET 214设置在处理过程中将来自Cu布线的阱偏压。因此，在上级上的Cu布线形成的CMP步骤过程中，反向偏压二极管被设置在枝晶形成电流的路径中。然后FET 214可以用作开关，以在处理完成之后正确地偏置P-阱222，以及不再可能在Cu布线上形成枝晶。应当理解在芯片工作过程中FET 214可以被动态地偏置，以改变P-阱222上的电势。

参考图10，示意地示出了光感应阱电荷防止网络栅极阵列结构1000。光感应阱电荷防止网络栅极阵列结构1000包括连接到第一光感应阱电荷防止网络268的VDD^*260输入和VSS^*262输入。第一光感应阱电荷防止网络268通过P-阱连接器272连接到在其中形成有nFET栅极阵列282的P-阱280。栅极连接器274将P-阱连接器272连接到第一光感应阱电荷防止网络268。

在光感应阱电荷防止网络栅极阵列结构1000中还包括连接到第二光感应阱电荷防止网络270的第二VDD^*输入264和第二VSS^*266输入。第二光感应阱电荷防止网络270通过N-阱连接器276连接到N-阱284。N-阱284具有在其中形成的pFET栅极阵列286。

N-阱连接器276将N-阱284连接到第二光感应阱电荷防止网络270。此外，栅极连接器278连接N-阱连接器276和第二光感应阱电荷防止网络270。

在工作中，光感应阱电荷防止网络栅极阵列结构1000使其每个组件工作为以类似于如上所述的各个实施例的单个功能的方式的结构。由此，第一光感应电荷防止网络268阻挡枝晶形成电流从P-阱280流到VDD^*连接器262，因此防止或减小其上的枝晶形成。此外，第二光感应阱电荷防止网络270阻挡枝晶形成电流从N-阱284流到VSS^*输入264，因此防止其上的枝晶形成。在制造之后，第一和第二光感应阱电荷防止网络268和270当在它们的各个输入处收到信号时将转变为“导通”状态。

参考图11，示出了光感应阱电荷防止网络和阱接触1100的截面。光感应阱电荷防止网络和阱接触1100包括在底部的衬底接触298。在衬底接触298上布置nFET栅极阵列294。在nFET栅极阵列294上布置第二光感应阱电荷防止网络和阱接触290和pFET栅极阵列292的组合288。

尽管已经依据示例性实施例描述了本发明，但是在所附权利要求的精神和范围内，本领域的技术人员将认识本发明可以以各种方式实施。