高速低功耗乘法器的对称分割算法及电路结构

摘要

本发明是一种高速低功耗高位数乘法器的算法及其实现结构，这种乘法器基于高位数乘法运算的分割算法，将多位乘法运算分割后用低位数的乘法器来实现，并采用多相时钟技术构成局部自定时系统在一个时钟周期内完成整个运算。该乘法器经仿真验证，算法可靠，对于高位数和超高位数乘法运算的快速实现，提出了全新的解决办法。同时，由于分割后采用低位数乘法器，相比于传统多位数乘法器的实现方法，具有高速度，低功耗，小面积的特点。本发明可广泛应用于通用和专用高性能数字信号处理集成电路中。