用于低功率电压基准和偏置电流发生器的方法和电路

摘要

一种用于产生PTAT电压来作为一对双极型晶体管之间的基极-发射极电压差的电路。所述电路可以在级联电压基准电路中形成单位单元(unit cell)，所述级联电压基准电路随着每个后续级增大PTAT电压。所述双极型晶体管是使用偏置布置来控制，所述偏置布置包括连接至电流镜的MOS晶体管，所述电流镜为所述双极型晶体管提供基极电流。通过在末级组合PTAT电压与CTAT电压来形成电压基准。所述电压基准可以在所述末级中从所述双极型晶体管之一的发射极处的电压获得。

说明书

相关申请的交叉引用

本申请是2012年7月9日提交的美国专利申请序列号13／544,609 的部分继续申请，所述美国专利申请是2009年3月31日提交的 12／415,606(现在为美国专利号8,228,052)的继续申请，上述各申请的 内容以引用的方式整体并入本文中。

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技术领域

本发明一般来说涉及电压基准，并且具体来说涉及使用带隙电路 实行的电压基准。本发明更具体来说涉及提供可以缩放和调整的绝对 温度比例(PTAT)电压的电压的电路和方法。

背景技术

常规的带隙电压基准电路基于具有相反并且平衡的温度斜率的 两个电压分量的相加。

图1图示出常规的带隙基准的符号表示。其由电流源110、电阻 器120和二极管130组成。要理解的是，二极管表示双极型晶体管的 基极-发射极结。二极管两端的电压降具有约-2.2mV／℃的负温度系数 TC，并且通常表示为绝对温度互补(CTAT)电压，这是因为其输出值 随温度的升高而减小。这个电压具有根据以下方程1的典型负温度系 数：

$V_{\mathrm{be}}\left(T\right)=V_{G0}(1-\frac{T}{T_0})+V_{\mathrm{be}}\left(T_0\right)*\frac{T}{T_0}-\sigma *\frac{\mathrm{KT}}{q}*\ln \left(\frac{T}{T_0}\right)+\frac{\mathrm{KT}}{q}*\ln \left(\frac{\mathrm{Ic}\left(T\right)}{\mathrm{Ic}\left(T_0\right)}\right)$(方程1) 这里，V_G0为绝对零度下的外推基极-发射极电压，其达到1.2V；T为 实际温度；T₀为基准温度，其可为室温(即，T＝300K)；V_be(T₀)为T₀下的基极-发射极电压，其可以达到0.7V；σ为与饱和电流温度指数 有关的常数，其依赖工艺并且对于CMOS工艺可在3至5的范围内； K为玻尔兹曼常数，q为电子电荷，I_C(T)和I_C(T₀)分别为实际温度T 和T₀下的对应的集电极电流。

希望图1中的电流源110为绝对温度比例(PTAT)源，以使得电 阻器120两端的电压降为PTAT电压。随着绝对温度的升高，电阻器 120两端的电压降也增大。PTAT电流是通过在电阻器两端反射在不 同的电流密度下操作的双极型晶体管的两个正向偏置的基极-发射极 结的电压差(ΔV_be)来产生。集电极电流密度的差可以从两个类似的晶 体管(即，Q1和Q2(未示出))来建立，其中Q1为单位发射极面积并且 Q2为n乘以单位发射极面积。所得到的ΔV_be在以下方程2中提供， ΔV_be具有正温度系数：$\Delta V_{\mathrm{be}}=V_{\mathrm{be}}\left(Q_1\right)-V_{\mathrm{be}}\left(Q_2\right)=\frac{\mathrm{KT}}{q}*\ln \left(n\right)$(方程2)

在一些应用中，例如，低功率的应用，电阻器120可以较大并且 甚至占用大部分硅片面积，因而增加了成本。因此，所需的是具有无 电阻器的PTAT电压电路。使用有源装置产生的PTAT电压可能通过 偏移、不匹配和阈值电压而对工艺变化敏感。另外，在PTAT电压单 元中使用的有源装置可能增加所得到的PTAT电压的总噪声。本发明 的实施方案的一个目标是提供一种对于工艺变化几乎不具有敏感性 并且具有低噪声的可在低功率下操作的无电阻器PTAT单元。

图2说明图1的电路的操作。通过将二极管130的CTAT电压 V_CTAT与来自电阻器120两端的电压降的PTAT电压V_PTAT组 合，有可能在较宽的温度范围(即，-50℃至125℃)内提供相对恒定的 输出电压Vref。在室温下，对于n从8至50，这个基极-发射极电压 差可以达到50mV至100mV。

为了平衡来自方程式1的负温度系数和方程式2的正温度系数的 电压分量，希望具有微调PTAT分量的能力来提高对工艺变化的抗扰 性。因此，在本发明的另一个实施方案中，目标为提供对PTAT分量 的微调能力。

在本发明的又一实施方案中，目标为倍增在不同电流密度下操作 的晶体管的ΔVbe分量，以便提供对于温度变化不敏感的较高的基准 电压。

附图说明

在附图的各图中说明本发明，这些附图本意为示例性而非限制性 的，并且其中相同编号旨在指代相同或对应的部分。

图1示出已知的带隙电压基准电路。

图2是说明可以如何组合通过图1的电路产生的PTAT电压和 CTAT电压来提供基准电压的图表。

图3a示出根据本发明的一个实施方案的无电阻器PTAT单位单 元(unit cell)。

图3b示出根据本发明的一个实施方案的具有额外晶体管堆叠的 无电阻器PTAT单位单元。

图3c示出根据本发明的一个实施方案的PTAT电压输出随温度 的变化。

图3d示出根据本发明的一个实施方案的电压基准电路的不同分 量的噪声贡献的模拟结果。

图4示出无电阻器偏置发生器的一个实施方案。

图5示出电压级联电路的一个实施方案。

图6示出本发明的另一个实施方案，其中基准电压是通过将 PTAT电压与基极-发射极电压部分相加来产生。

图7示出根据本发明的一个实施方案的基极-发射极数字电压分 压器。

图8示出基于级联PTAT电压加上基极-发射极电压的部分的基 准电压的一个实施方案。

图9示出用于根据图7的不同输入代码的不同电压值的模拟结 果。

图10示出根据本发明的一个实施方案的基极-发射极电压差电 路。

图11示出根据本发明的另一个实施方案的基极-发射极电压差电 路。

图12示出根据本发明的另一个实施方案的电压级联电路。

图13示出根据本发明的一个实施方案的数字控制电压基准电 路。

具体实施方式

提供了一种用于不具有电阻器的PTAT单元的系统和方法，所述 PTAT单元可以在低功率下操作，对于工艺变化具有较小的敏感性， 占用较少的硅面积并且具有低噪声。在本发明的另一方面中，提供了 一种系统和方法来放大基准电压和电流。在本发明的又一方面中，提 供了一种用于将要被微调的PTAT分量的系统和方法。

图3a的无电阻器PTAT单元为本发明的一个方面的一个实施方 案。电路300包括第一组电路元件，所述第一组电路元件被布置来提 供绝对温度互补(CTAT)电压。例如，所述第一组电路元件可以包括 晶体管330和340，所述晶体管由电流源310供应。晶体管330可以 是例如NMOS。第二组电路元件被布置来提供绝对温度比例(PTAT) 电压或电流。例如，所述第二组电路元件可以包括至少晶体管350和 有源元件360。晶体管350由电流源320供应。在一个实施方案中， 有源装置360可以是NMOS。晶体管340和350可以是双极型晶体管。

第二组电路元件的晶体管350被配置以使得其发射极面积比第 一组电路元件的晶体管340大n倍。因此，如果电流源310和320提 供相同的电流，并且通过晶体管360的栅极的电流可以被忽略，那么 晶体管340在n倍于晶体管350的电流密度下操作。在一个实施方案 中，第一组电路元件的晶体管330供应晶体管340和350的基极电流。 另外，晶体管330也可以控制晶体管340的基极-集电极电压以便最 小化晶体管340的早期效应。晶体管360也具有若干作用。首先，在 晶体管350的发射极处，晶体管360根据晶体管340与晶体管350的 比率的集电极电流密度，通过反馈产生基极-发射极电压差。其次， 晶体管360限制晶体管350的集电极电压，从而降低了晶体管350的 早期效应。晶体管330和360的纵横比(W／L)可以被选择，以使得在 第一阶，晶体管340和晶体管350的基极-集电极电压彼此追踪来最 小化早期效应。

图3a的晶体管360的漏极处的PTAT电压在以下方程1中提供：

$V_{\mathrm{PTAT}}=\frac{\mathrm{kT}}{q}\ln (n*\frac{I_1}{I_2})$(方程1)

因此，当电流I1(310)和I2(320)具有类似的温度依赖性时，所得 到的电压是纯粹的PTAT。例如，如果两个电流I1(310)和I2(320)恒 定并且其彼此追踪，那么晶体管360的漏极处的电压是PTAT。

对于较大的PTAT电压，可以使用堆叠配置。例如，图3b说明 具有堆叠配置的无电阻器电压基准的一个实施方案。在具有额外的堆 叠晶体管344和346的情况下，基极-发射极电压差ΔVbe在以下方程 1b中提供。

$\Delta V_{\mathrm{be}}=V_{\mathrm{PTAT}}=2*\frac{\mathrm{kT}}{q}\ln (n*\frac{I_1}{I_2})$(方程1b)

图3a的两个偏置电流310和320，或图3b的偏置电流312和322 也可以从无电阻器偏置发生器产生。图4说明无电阻器偏置发生器的 一个示例性实施方案，其中两个双极型晶体管450和455的基极-发 射极电压差在晶体管435两端反射。在一个实施方案中，双极型晶体 管455具有n倍于双极型晶体管450的发射极面积，并且晶体管435 是在线性区域中操作的NMOS。晶体管435的偏置栅极电压是由两个 二极管连接的晶体管(晶体管440和晶体管465)来供应。在一个实施 方案中，晶体管440是NMOS并且晶体管465是双极型晶体管。晶 体管440和465两者都使用与晶体管435相同的电流进行偏置。因此， 晶体管435和440彼此追踪，并且晶体管435被保持在线性区域中。

在一个实施方案中，第一放大级可以由双极型晶体管455和460 以及PMOS425和430来提供。PMOS410、415和420的栅极由晶 体管425的漏极驱动，所述漏极表示第一级的输出。第二级放大级由 PMOS415提供，所述PMOS将电流供应至晶体管435，所述晶体管 反射晶体管450和455的基极-发射极差。

图5示出根据本发明的一个实施方案的电压级联电路500。例如， 如果所希望的是在室温下大于100mV的电压，那么图3a或图3b的 单位单元300可以如图5的实施例中所说明的那样进行级联。因此， 在这个实施例中，电路的输出电压为晶体管550与晶体管540的对应 的基极-发射极电压差的四倍。在这方面，电压级联电路500可以通 过包括与电路300或302类似的额外单位单元来进一步扩展。电路 500的复合基极-发射极电压差的平均效应有利地提供了额外一致性， 并且更少受相应的MOSFET的影响。

有利地，分别为图3a、图3b和图5的电路300、302和500很 少受由任意MOSFET(例如NMOS330和360)引入的偏移电压和噪声 影响。图3c提供根据电路300的PTAT电压对NMOS晶体管330和 360的偏移电压的敏感度的模拟结果。在模拟中使用的参数包括： I1＝I2＝10μA，并且n＝48。曲线370表示PTAT电压输出随温度的变 化，用于NMOS330和360的零偏移电压。曲线372表示根据电路 300的两个PTAT电压的差，第一PTAT电压具有NMOS330没有偏 移电压的配置，并且第二PTAT电压具有NMOS330具有10mV的 偏移的配置。类似地，曲线374表示两个PTAT电压的差，第一PTAT 电压具有NMOS360没有偏移电压的配置，并且第二PTAT电压具有 NMOS360具有10mV的偏移的配置。如这些曲线所证明的，用于图 3a的NMOS330和360的较大的10mV的偏移可以对输出具有小于 0.006％的影响。

图3d示出在上文提及的相同模拟参数的情况下用于电路300的 频谱噪声密度和所述频谱噪声密度在0.1Hz至10Hz频带中的分量的 模拟结果。如所说明的，晶体管330和360的噪声贡献与晶体管340 和350相比可以忽略不计。

如图3c和图3d说明的，单位单元电路300的晶体管360两端的 Δ基极-发射极电压是非常一致的并且受晶体管330和360的影响很 小。电路300的配置的额外益处包括其设计的简单性。另外，电路配 置300消耗极少的功率并且因此与低功率应用相容。再者，与配置有 电阻器的常规带隙基准电路相比，电路300占用较少的硅片面积。如 在先前论述中所提供的，电阻器甚至可以占用大部分硅片面积，尤其 是在低功率应用中。在这方面，300的无电阻器配置节省了硅片面积。 另外，晶体管330和350可以共享势阱并且因此可以非常靠近彼此地 进行放置，从而进一步减少了硅片面积。

图6说明本发明的另一个实施方案。电路600包括第一组电路元 件，所述第一组电路元件被布置来提供绝对温度互补(CTAT)电压或 电流。例如，所述第一组电路元件可以包括晶体管630和640，所述 晶体管由电流源610供应。晶体管630可以是例如NMOS。

第二组电路元件被布置来提供绝对温度比例(PTAT)电压或电 流。例如，所述第二组电路元件可以包括至少晶体管650和有源元件 660。晶体管650由电流源620供应。在一个实施方案中，有源装置 660可以是NMOS晶体管。晶体管640和650可以是在不同漏电流密 度下操作的双极型晶体管或MOS晶体管。图6的电路部件610、620、 630、640、650和660的配置与图3a的单位单元电路300的配置大 致上类似。因此，在电路300的上下文中所描述的许多特征这里也适 用。

在图6的示例性实施方案中，第一组电路元件的晶体管630供应 晶体管640和650的基极电流，控制晶体管640的基极-集电极电压 来最小化晶体管640的早期效应，并且晶体管630还将偏置电流供应 至第三组电路元件中。

在图6的示例性实施方案中，第三组电路元件可以包括多个电 阻。例如，图6说明电阻672、674、676、678和680。在一个实施 方案中，电阻672至680可以是在线性(或三极管)区域中操作的 NMOS。电阻的数量取决于所希望的基极-发射极分压的分解度。第 三组电路元件通过串联电阻672至680来分压CTAT电压输出，以使 得节点625处的输出电压温度独立。因此，可以进一步校准CTAT 分量，从而有利地提供更稳定的输出。例如，可以将晶体管650的基 极-发射极电压的不同部分与基极-发射极电压差相加来补偿温度依 赖性，从而产生更为温度独立并且对工艺变化更不敏感的基准电压输 出625。

在一个实施方案中，NMOS串(即，672、674、676、678和680) 可以具有不同的栅极至源极电压。另外，这些NMOS可以受体效应 的影响。在这方面，晶体管556的基极-发射极电压可以不均匀地分 布在这些NMOS串两端。NMOS串两端的电压降可以通过缩放所述 NMOS的相应纵横比(W／L)来平衡。

第四组电路元件被布置来提供温度独立的电流输出695。在一个 实施方案中，所述第四组电路元件可以包括放大器670、晶体管624， 626和685、电阻690以及输出端695。例如，PTAT电压与晶体管 660的基极-发射极电压的部分的组合被施加到放大器670的非反相 端子。负端子连接至电阻690，所述电阻可以是电阻器(或在线性区域 中操作的NMOS)。因为放大器670的正负输入端之间存在虚零电压 差，所以将与放大器370的正端子中大致相同的电压强加在负端子 上。因此，放大器670的非反相输入端处的电压见于电阻690两端， 从而产生正比于由电阻690的量分压的这个电压的电流。放大器670 的非反相端子处的电压被配置成具有特定的温度变化来补偿电阻690 的温度系数。因此，选择提供与电阻器690的温度系数相反的温度系 数的分接节点(晶体管672至680的发射极)作为至放大器670的非反 相端子的输入端。在图6的示例性实施方案中，晶体管676的源极用 作这个输入端。在一个实施方案中，与依赖于约1.2V的典型带隙电 压的传统方法相比，这个输入电压可以较低，例如，大约200mV。 有利地，使用低输入电压可以节省功率并且允许使用较小的电阻690， 从而进一步减少了芯片面积。

放大器670的输出驱动晶体管685的栅极，晶体管685可以是 NMOS。因为放大器670在晶体管685的栅极处几乎不提供电流，所 以从晶体管685的漏极至源极的电流与通过电阻690的电流大致上相 同。晶体管624和626被配置成在输出695处反射这个电流的电流镜。 因此，在输出695处提供了恒定的电流，所述恒定的电流独立于温度 变化。

在一个实施方案中，可以通过选择性地使串联电阻短路来数字修 整输出625处的基准电压。在这方面，图7提供数字控制基极-发射 极电压的一个实施方案。图7的电路700可以取代图6的电阻672、 674、676、678和680的基极-发射极分压器。在另一个实施方案中， 可以在NMOS晶体管750的源极与NMOS晶体管735的漏极之间的 对应节点处分接输出。来自节点D和节点S的电压分布在以下两个 串两端：粗糙串和精细串。在一个实施方案中，粗糙串775可以包括 晶体管705、710、715和720。精细串780可以包括晶体管735、740、 745和750。在一个实施方案中，粗糙串775和精细串780的晶体管 是NMOS。来自精细串780的NMOS晶体管的各漏极可以通过由 NMOS晶体管765和760以及输入接口D1至Ds组成的数字接口短 路到NMOS750的源极。因此，用户可以确定精确的比率。节点Ref 处的基准电压值对应于节点S处的PTAT电压加上节点S与Ref之间 的基极-发射极部分，这取决于输入代码D1至Ds。

图8示出根据本发明的一个实施方案的具有级联PTAT配置的基 准电压电路，所述级联PTAT配置产生大PTAT，其中所述PTAT输 出由串联电阻分压。在一个实施方案中，来自链的最后晶体管(即， 双极型晶体管856)的基极-发射极电压通过NMOS晶体管872、874、 876、878和880分压，以使得产生温度独立的电压。图8的电路800 被配置成与图5的级联电路500大致上类似，但包括与电路600的第 三组电路元件大致上类似的串联电阻。因此，分别在电路500和600 的上下文中论述的级联配置以及CTAT电压的部分分压的原理和益 处同样适用于电路800。在图8的实施例中，四个单位单元(每个与电 路300大致上一致)的链可以用来产生四倍于单位单元的PTAT电压 的电压。在一个级(即，末级)中，串联电阻872、874、876、878和 880分压双极型晶体管856的基极-发射极电压，如在图6的上下文中 所论述，从而在输出825处提供了微调的温度独立的电压基准。

图9示出根据本发明的一个实施方案的包括电路700的数字修整 概念的电路的电阻式分压器的不同节点处的基准电压电路的模拟结 果。在这个示例性实施方案中，PTAT电压基于五个单位单元。电路 的供应电流为仅50nA，包括10nA的输出电流(类似于图6的输出 695)。进一步关于所述示例性实施方案，基准电压输出(类似于图8 的输出825)的总供应电流为近似150nA。图9示出在不同发射极输 出端处选择的不同基准电压图，表示与不同的输入代码有关的不同输 出电压随温度的变化。例如，曲线可以表示在图8的NMOS872至 880的发射极节点处电压随温度的变化。如图9所说明的，可以选择 不同的电压斜率，分解度取决于基极-发射极电压分压器(即，图8的 电阻872至880)中的晶体管的数量。在一个实施方案中，这个调整可 以通过金属选择来进行。在另一个实施方案中，可以使用电熔丝或激 光熔丝。在又一个实施方案中，可以通过激活适当的MOS栅极以选 择所需的输出端来数字地进行这个调整。

图10示出基极-发射极电压差电路50的一个实施方案，所述基 极-发射极电压差电路类似于图3a的单位单元并且包括PMOS晶体管 11和12、NMOS晶体管13和14、双极型晶体管15和16以及电流 源101和102。与图3a相比，电流源101和102类似于电流源310 和320，双极型晶体管15和16类似于双极型晶体管340和350，并 且NMOS晶体管14类似于晶体管360。产生PTAT电压作为双极型 晶体管15和16的基极-发射极电压之间的差。电路50与图3a中的 电路的不同，因为NMOS晶体管330已被一组晶体管11、12和13 替换，以便提供不同的偏置方案用于双极型晶体管15和16。

图10的电路被调适来基于晶体管15和16的集电极电流密度产 生节点105与103之间的低频带噪声、低净空电压差(这是作为双极 型晶体管15和16的基极-发射极电压的之间的差而产生的PTAT电 压)。如已知的，双极型晶体管的低频带噪声电压(通常在0.1Hz至10 Hz的频带中测量)和基于双极型晶体管的电路由双极型基极电流控 制。这个噪声随“β”因子(直流集电极与基极电流比率)的减小而增大。 低频带噪声的改善起因于以下事实，即不同于图3a的电路，用于晶 体管15和16的基极电流没有从注入至晶体管15的集电极中的电流 源101(图3a中的310)减去。NMOS晶体管13控制双极晶体管15的 集电极电压，并且通过由PMOS晶体管11和12形成的电流镜产生 用于双极型晶体管15和16的基极电流。控制和基极电流产生由于 NMOS晶体管13的栅极与双极型晶体管15的集电极之间的连接而发 生。双极型晶体管15的集电极的集电极至接地电压中的任何改变都 通过由NMOS晶体管和电流镜(PMOS晶体管11和12)形成的反馈回 路转移。例如，如果晶体管15的集电极电压增大，那么NMOS晶体 管13处的栅极电压的对应增大将产生更多的电流进入到NMOS晶体 管13的漏极中。这个额外电流从PMOS晶体管11反射到PMOS晶 体管12并且返回到双极型晶体管15和16的共基极，从而将双极型 晶体管15的集电极电压维持在近似相同的水平处。每个晶体管11／12 形成电流镜的单独分支，其中晶体管12为双极型晶体管15和16提 供基极电流。

低净空属性起因于在NMOS晶体管13和14控制其相应的双极 型晶体管15和16的集电极至接地电压时产生(晶体管15和16的)两 个基极电流的方式。如果NMOS晶体管13和14为中阈值或低阈值 NMOS装置，那么至少在电路能够限制净空的低温下，双极型晶体管 15和16的集电极电位可以低于共基极电位。这种布置也降低了早期 效应，因为NMOS晶体管13和14可以被缩放来相互追踪以便最小 化双极型晶体管15和16的基极-集电极电压差。因为双极型晶体管 16的集电极电流是以与双极型晶体管15的集电极电流类似的方式被 控制，即使用由双极型晶体管16和NMOS晶体管14形成的单独的 反馈回路，所以早期效应的降低发生了。NMOS晶体管13和14都将 其源极连接至地面，并且每个都将其栅极分别连接至双极型晶体管 15和16的集电极。因此，双极型晶体管15和16的集电极电压分别 由NMOS晶体管13和14的栅极-源极电压来确定，并且如果NMOS 晶体管13和14被适当地缩放，那么双极型晶体管15和16的集电极 电压将相互追踪，从而使早期效应最小。电流镜11和12或者可以使 用双极型晶体管(例如，pnp型晶体管)来形成。

图11示出图10中的电路的修改，所述修改并入了非线性校正来 形成高精度带隙类型的基准电压。如所示出的，基极-发射极电压差 电路60包括PMOS晶体管11和12、NMOS晶体管13和14、双极 型晶体管15和16以及电流源101。已增添了一对电流源107和109 并替换了电流源102。电流源107是PTAT并且电流源109是CTAT。 图11的电路补偿了试图平衡CTAT电压与PTAT电压时存在的二阶 误差(非线性度)。通过使用电流源107和109适当偏置双极型晶体管 15和16，(在节点105和103两端)产生基极-发射极电压差ΔVbe，所 述基极-发射极电压差ΔVbe具有与电路的输出端(双极型晶体管16的 发射极)处的基极-发射极电压Vbe的曲率相反的曲率。

如果图11中的双极型晶体管15和16的集电极电流具有相同的 TC，那么节点105与节点103之间的电压差具有非常小的非线性度。 在带隙类型的电压基准电路中，这个电压差或其获得的副本将要与双 极型晶体管的基极-发射极电压Vbe相加(从而平衡PTAT和CTAT电 压)。如果基极-发射极电压Vbe是非线性的(如以下方程3中所示)， 那么节点105与节点103之间的电压差将不适当地平衡基极-发射极 电压Vbe，所述基极-发射极电压Vbe根据方程3与绝对温度(T)有关：

$V_{\mathrm{be}}\left(T\right)=V_{G0}-[V_{G0}-V_{\mathrm{be}}\left(T_0\right)]*\frac{T}{T_0}-\gamma *\frac{\mathrm{kT}}{q}*\ln \left(\frac{T}{T_0}\right)+\frac{\mathrm{kT}}{q}*\ln (\frac{I_c\left(T\right)}{I_c\left(T_0\right)}$(方程3)

V_G0为外推带隙电压值；V_be(T₀)为基准温度T₀下的基极-发射极 电压值；γ为饱和电流的温度指数；k为玻尔兹曼常数；q为电子电 荷；I_C(T)为温度T下的集电极电流值并且I_C(T₀)为温度T₀下的集电 极电流值。方程3的前两项与绝对温度T具有线性关系。这种依赖性 可以用图10的电路能够提供的线性基极-发射极电压差来补偿。然而， 方程3的最后两项与T具有不为图10中的电路解决的非线性关系。 如果双极型晶体管15和16的集电极电流是PTAT电流，那么方程3 变为：

$V_{\mathrm{be}}\left(T\right)=V_{G0}-[V_{G0}-V_{\mathrm{be}}\left(T_0\right)]*\frac{T}{T_0}-(\gamma -1)*\frac{\mathrm{kT}}{q}*\ln \left(\frac{T}{T_0}\right)$(方程4)

为了补偿方程4中的Vbe，通过图11的电路增添非线性的相反 电压。这个非线性电压可以由图10的电路中产生的基极-发射极电压 差通过根据图11修改电路来提供，在图11中，电流源101、107和 109使双极型晶体管15和16的集电极电流具有不同的TC。图11中 的双极晶体管15的集电极电流是PTAT(与图10中的情况相同)，而 可以通过混合两个电流107和109使双极型晶体管16的集电极电流 温度独立。然后，由以下方程(5)提供节点105与节点103之间的电 压差，即，图11的电路的基极-发射极电压差：

$\Delta V_{\mathrm{be}}=\frac{\mathrm{kT}}{q}*\ln (\frac{I_{c1}\left(T_0\right)*\frac{T}{T_0}}{I_{c2}\left(T_0\right)}*n)=\frac{\mathrm{kT}}{q}*\ln [n*\frac{I_{c1}\left(T_0\right)}{I_{c2}\left(T_0\right)}]+\frac{\mathrm{kT}}{q}*\ln \left(\frac{T}{T_0}\right)$(方程5)

I_C1(T₀)和I_C2(T₀)是双极型晶体管15和16在温度T₀下的相应集电 极电流值。方程5的第一项被设计来补偿方程4中的基极-发射极电 压的线性分量。方程5的最后一项被相应地缩放并且被设计来补偿方 程4的非线性电压分量。因此，通过混合PTAT与CTAT电流(由电 流源107和109提供)，双极型晶体管16的集电极电流可以具有不同 的TC，所述不同的TC既不是PTAT也不是恒定的。因此，方程5 的非线性电压分量可以被成形来适应因子γ中的工艺变化。

图10和图11中的基极-发射极电压差电路50和60可以类似于 图5的方式进行级联。例如，在图12中，基极-发射极电压差电路50 在具有“n”数个单元(在图12中，n＝3)的级联电路70中形成单位单元。 级联的布置产生复合PTAT电压，所述复合PTAT电压大于由任何个 体单元产生的PTAT电压乘以因子n。

任选地，代替将共节点103直接连接至地面，可以通过双极型晶 体管73的发射极将第一单元50的共节点103连接至地面，所述双极 型晶体管将其集电极和基极连接至地面。双极型晶体管73的发射极 电流收集来自“n”个单元中的每个单元的所有电流，并且求出所有收 集到的电流的平均数。这是比图5的级联电路的改进，在图5的级联 电路中，收集除电流510之外的所有电流(开始于最右侧单元，晶体 管566收集电流526，晶体管564收集电流524、516和526，晶体管 562收集电流522、514、524、516和526等)。这具有两个优点。首 先，由于在所有单元中的偏置电流的平均，因此双极型晶体管73的 发射极电流已经减少了变化。其次，双极型晶体管73的较大集电极 电流意味着产生较少的电压噪声。

级联电路70包括任选的电阻器分压器60，所述任选的电阻器分 压器是使用电阻器61和63以及电阻器串数模转换器(DAC)62形成 的，所述电阻器串数模转换器类似于模拟电位计地起作用，以提供可 变电阻。电阻器分压器60连接在最后的单位单元的晶体管16的基极 与发射极之间来分接晶体管16的基极-发射极电压的所选部分。在这 个布置中，晶体管73的基极-发射极电压加上最后单元处的晶体管16 的基极-发射极电压的对应部分对应于在分接节点“ref”75处收集的电 压基准的CTAT电压分量。电压基准的PTAT电压分量对应于最后单 位单元的节点105与第一单位单元的新共节点109之间的电压，即， 作为级联单位单元的结果而产生的复合基极-发射极电压差。因此， 电压基准等于晶体管73的基极-发射极电压加上由电阻器分压器所分 接的基极-发射极电压的部分，再加上由级联的单位单元产生的复合 发射极电压，所述电压基准为PTAT与CTAT电压分量的总和。

图13示出具有级联的单元的数字控制电压基准电路80。这个电 路的基本观点为，通过电流至电流修整DAC82来调节每个PTAT单 元中的一个偏置电流101，从而将单独的电流输出提供至每个PTAT 单元。DAC82的输入电流和每个单元中的晶体管15的集电极电流被 假定为具有相同的TC，优选为PTAT。DAC82的数字输入85以测 温方式控制DAC82的输出。控制位83选择DAC82的输出电流的 符号，以使得可将DAC输出电流与每个PTAT单元中的双极型晶体 管15的集电极电流相加，或从每个PTAT单元中的双极型晶体管15 的集电极电流减去所述输出电流。如果存在控制位83＝0或1的八个 PTAT单元，那么可以使用最多十六个等于步骤来修整基准的PTAT 电压分量。如果使用子DAC来单独地修整每个DAC输出，那么可 以实行更精细的修整。使用DAC82，电流可以被单独地注入至每个 单元中或从每个单元中减出，以调节每个单元中的基极-发射极电压 差ΔVbe(即，每个单元的节点105处的电压)，以使得可以增大或减 小每个ΔVbe来补偿电路参数的变化。这种修整可以例如在最初制造 图13的电路时执行，以便使电路符合设计规范。

本领域的技术人员将容易理解，以上所描述的概念可以适用于不 同的装置和配置。虽然已经参考特定的实施例和实施方案描述了本发 明，但是要理解的是，本发明不限于这些实施例和实施方案。因此， 如所要求的本发明包括来自本文中所描述的特定实施例和实施方案 的变化，如本领域的技术人员将会明白的。例如，可以使用双极型晶 体管而不是MOS晶体管。另外，可以使用PNP型而不是NPN型， 并且可以使用PMOS而不是NMOS。因此，旨在仅依据随附权利要 求书限制本发明。